- •1. Основные параметры и характеристики логических элементов
- •2. Сравнительная оценка базовых логических элементов
- •3. Системы обозначений отечественных и зарубежных имс
- •4. Типы корпусов микросхем
- •5. Условные графические обозначения микросхем
- •6. Основы булевой алгебры
- •7. Аксиомы и законы булевой алгебры
- •8. Формы представления логических функций
- •9. Кнф, днф, сднф, скнф. Функционально полные системы логических функций
- •14.Метод минимизации Квайна и Мак-Класки.
- •15. Метод минимизации Квайна и Мак-Класки. Получение мкнф функции.
- •17 Комбинационныеустройства:Определение.Методика проектирования
- •18. Шифраторы
- •2.8. Дешифраторы
- •22. Преобразователи кодов
- •24. Мультиплексоры
- •25. Мультиплексорное дерево
- •26. Построение логических функций на мультифлексорах
- •27. Демультиплексоры
- •28. Сумматоры
- •30. Полусумматор
- •31. Многоразрядные двоичные сумматоры
- •33.Цифровые Компараторы
- •35 . Пороговые схемы, мажоритарные элементы
- •40.Реализация шифраторов, дешифраторов, мультиплексоров и демультиплексоров на плм.
- •41.Назначение и базовая структура пмл
- •42.Назначение и базовая структура бмк.
- •44. Триггеры: определение, общая структура кбя дбя, классификация по способу записи информации
- •46. Регистры
- •47. Функционирование регистров хранения. Схемы и условное графическое обозначение регистров хранения
- •48. Функционирование, схемы и условное графическое обозначение регистров сдвига
- •49. Счетчики
- •50. Последовательные счетчики
- •51. Параллельные счетчики.
- •52. Вычитающие и реверсивные синхронные двоичные счетчики
- •53. Синтез декадных синхронных счетчиков
- •54. Синтез синхронных двоичных счетчиков с переменным коэффициентом счета
- •55. Кольцевые счетчики
- •56. Определение генераторов кодов. Синтез генераторов кодов на основе счетчиков
- •57. Синтез генераторов кодов на основе сдвиговых регистров.
- •58. Определение делительной частоты. Синтез делителей частоты
- •60. Цифровые запоминающие устройства
- •61. Классификация запоминающих устройств по технологии выполнения и по способу обращения к массиву памяти. Основные параметры зу
- •62. Структура микросхем памяти с произвольной выборкой. Управляющие сигналы
- •63. Статические и динамические озу
- •64. Постоянные запоминающие устройства
- •65.Способы увеличения объема памяти запоминающих устройств
- •67. Основные характеристики цап и ацп
- •68. Цап с матрицей взвешенных коэффициентов
- •69. Цап с матрицей r-2r
- •70. Цап с весовым суммированием выходных сигналов
- •71. Области применения цап
- •72. Ацп времяимпульсного типа
- •73. Ацп с двойным интегрированием
- •74. Ацп параллельного преобразования (прямого преобразования)
- •75. Ацп последовательного счета (развертывающего типа)
- •76. Ацп следящего типа
- •77. Ацп последовательного приближения (поразрядного уравновешивания)
- •78. Классификация и области применения ацп
- •79. Схема выборки и хранения
- •80. Микропроцессор
- •81. Характеристики, достоинства и недостатки cisc-, risc-, vlim-
- •82. Характеристики, достоинства и недостатки Принстонской и Гарвардской архитектурой микропроцессоров.
- •84 Классификация микропроцессоров по функциональному признаку и количеству входящих в устройство бис.
- •85 Структура и состав микропроцессорных систем.
- •86. Системная шина. Шина адреса, шина данных, шина управления, их назначение и разрядность. Мультиплексированная шина адреса-данных.
- •90. Режим Примой доступ к памяти работы микропроцессора
- •91. Способы адресации операндов. Особенности способов адресации
- •92. Формат типовой команды микропроцессора.
- •93. Команды пересылки
- •94. Команды сдвига. Команды сравнения и тестирования.
- •95.Команды битовых операций. Операции управления программой
- •96. Структурная схема, физический интерфейс и условное графическое изображение однокристального микроконтроллера (мк) к1816ве48
- •97. Структурная организация центрального процессора мк к1816ве48
- •98.Организация память программ и данных мк к1816ве48.
- •99. Организация системы ввода-вывода мк к1816ве48
- •100. Организация систем подсчета времени, прерываний и синхронизации мк к1816ве48.
- •101. Средства расширения памяти программ мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •102. Средства расширения памяти данных мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •103 . Средства расширенияввода-вывода мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
51. Параллельные счетчики.
Параллельные счетчики. В счетчиках этого типа счетные импульсыодновременно (параллельно) поступают на синхровходытриггеров во всех разрядах. Параллельные счетчики обычно строятся на базеRS-,JK-,D-триггеров, синхронизируемых фронтом.
Структурное проектирование таких счетчиков выполняется с помощью словарного метода. В качестве примера выполним синтез структуры суммирующего параллельного счетчика с модулем счета наJK-триггерах. Для реализации счетчика требуетсятриггера, так как. Используя таблицу состояний счетчика (таблица 3.12), находим функции переходовдля каждого разряда (рис. 3.16). С помощью словаря переходовJK-триггеров (таблица 3.6) получаем карты Карно для функций входовJ- иK-триггеров в каждом разряде (рис. 3.17). После минимизации функции входов имеют вид:
, ,;
, ,. (3.28)
Таблица 3.12
№ сост. | |||||||||
0 |
0 |
0 |
0 |
0 |
0 |
1 |
00 |
00 |
01 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
00 |
01 |
10 |
2 |
0 |
1 |
0 |
0 |
1 |
1 |
00 |
11 |
01 |
3 |
0 |
1 |
1 |
1 |
0 |
0 |
01 |
10 |
10 |
4 |
1 |
0 |
0 |
1 |
0 |
1 |
11 |
00 |
01 |
5 |
1 |
0 |
1 |
1 |
1 |
0 |
11 |
01 |
10 |
6 |
1 |
1 |
0 |
1 |
1 |
1 |
11 |
11 |
01 |
7 |
1 |
1 |
1 |
0 |
0 |
0 |
10 |
10 |
10 |
Рис. 3.16. Карты Карно для функций переходов
Рис. 3.17. Карты Карно для функций входов JK-триггеров
Таким образом, для суммирующего счетчика с система уравнений информационных входов триггеров имеет вид
, ,. (3.29)
Исходя из полученных уравнений, формируем схему счетчика, приведенную на рис. 3.18.
Рис. 3.18. Суммирующий счетчик на JK-триггерах
52. Вычитающие и реверсивные синхронные двоичные счетчики
В вычитающем счетчике номер последующего состояния должен быть на единицу меньше номера предыдущего состояния. В остальном синтез такого счетчика производится по приведенной выше методике.
Рис. 3.19. Вычитающий счетчик на JK-триггерах
На рис. 3.19 показана схема вычитающего счетчика с , в котором информационные входы триггеров описываются уравнениями:
, ,. (3.30)
Реверсивный счетчик осуществляет счет импульсов как в режиме сложения, так и в режиме вычитания. Режим работы счетчика задается с помощью схемы управления. Исходя из уравнений для информационных входов (3.29) и (3.30) следует, что при изменение способа подсчета импульсов функции возбуждения на информационных входах первого триггера не изменяются (), а логические переменные, входящие в функцииJиKвходов второго и третьего триггеров, меняются на инверсные. Поэтому для реверсирования счета необходимо произвести коммутацию входов второго и третьего триггеров счетчика. Эта коммутация осуществляется с помощью сигнала управления, принимающего значения 1 и 0 в зависимости от направления счета. Тогда логические уравнения, описывающие работу схемы управления, имеют вид
; . (3.31)
При обеспечивается режим сложения, а при– режим вычитания.
Полученные выражения можно реализовать с помощью логических элементов И–ИЛИ–НЕ. Для этого преобразуем выражения (3.31) к следующему виду
, . (3.32)
Схема реверсивного счетчика на JK-триггерах и логических элементах И–ИЛИ–НЕ показана на рис. 3.20.
Рис. 3.20. Схема реверсивного счетчика с