1.4 Анализ и синтез комбинационных цифровых устройств 31

Таблица 1.9 – Таблица истинности для логической функции трех аргументов 31

Рисунок 1.30 – Карты Карно для логических функций трех (а) и четырех (б) аргументов 31

Таблица 1.10 – Таблица истинности для логической функции трех аргументов 31

Рисунок 1.31 – Карта Карно для логической функции трех аргументов, функционирование которой задано таблицей 1.10 32

Рисунок 1.32 – Карта Карно и результат минимизации к примеру 1.23 32

Рисунок 1.33 – Карта Карно и результат минимизации к примеру 1.24 32

Рисунок 1.34 – Карта Карно и результат минимизации к примеру 1.25 33

Рисунок 1.35 – Карта Карно и результат минимизации к примеру 1.26 33

Рисунок 1.36 – Карта Карно и результат минимизации к примеру 1.27 33

Рисунок 1.37 – Карта Карно и результат минимизации к примеру 1.28 33

Рисунок 1.38 – Карта Карно для не полностью заданной логической функции 34

Рисунок 1.39 – Варианты минимизации не полностью заданной логической функции 34

Таблица 1.11 – Таблица истинности для логической функции четырех аргументов 34

Рисунок 1.40 – Карта Карно для логической функции четырех аргументов в МДНФ 35

Рисунок 1.41 – Логическая схема устройства в базисе И-НЕ 35

Рисунок 1.42 – Карта Карно для логической функции четырех аргументов в МКНФ 36

Рисунок 1.43 – Логическая схема устройства в базисе ИЛИ-НЕ 36

2 Цифровые устройства 37

2.1 Типовые комбинационные цифровые устройства 37

Рисунок 2.1 – Логическая схема, поясняющая механизм возникновения статического риска в КЦУ (а) и временные диаграммы ее работы (б, в и г) 37

Рисунок 2.2 – Условное графическое обозначение двоичного дешифратора со входом разрешения 37

Таблица 2.1 – Таблица истинности двоичного дешифратора 37

Рисунок 2.3 – Логическая схема двоичного дешифратора со входом разрешения 38

Рисунок 2.4 – Упрощенная логическая схема двухступенчатого дешифратора при n = 4 39

Рисунок 2.5 – Схема наращивания разрядности двоичного дешифратора 40

Рисунок 2.6 – Условное графическое обозначение двоичного шифратора 40

Таблица 2.2 – Таблица истинности двоичного шифратора 41

Рисунок 2.7 – Логическая схема двоичного шифратора 41

Рисунок 2.8 – Условное графическое обозначение микросхемы приоритетного шифратора К555ИВ1 41

Рисунок 2.9 – Условное графическое обозначение преобразователя кода 8421 в код с избытком 3 42

Таблица 2.3 – Таблица истинности преобразователя кода 8421 в код 2421 42

Рисунок 2.10 – Карты Карно для преобразователя кода 8421 в код с избытком 3 43

Рисунок 2.12 – Преобразователь кода с частично регулярной структурой 45

Рисунок 2.13 – Преобразователь кода на основе ПЗУ 45

Рисунок 2.14 – Условное графическое обозначение одноразрядного мультиплексора для m = 4 45

Таблица 2.4 – Таблица истинности одноразрядного мультиплексора для m = 4 46

Рисунок 2.15 – Одноразрядный мультиплексор для m=4. Логическая схема неструктурированная (а) и структурированная (б) 46

Окончание рисунка 2.15 47

Рисунок 2.17 – Схема реализации неравнозначности при настройке УЛМ константами 48

Рисунок 2.18 – Условное графическое обозначение одноразрядного демультиплексора для m = 4 48

Таблица 2.5 – Таблица истинности одноразрядного демультиплексора для m = 4 48

Рисунок 2.19 – Одноразрядный демультиплексор. 50

Логическая схема неструктурированная (а) и структурированная (б) 50

Рисунок 2.20 – Условное графическое обозначение ОДС 50

Таблица 2.6 – Таблица истинности ОДС 50

Рисунок 2.21 – Минимизация функций ОДС. Карты Карно для выхода суммы si (а) и выхода переноса ci+1 (б) 50

Рисунок 2.22 – Логическая схема ОДС 51

Рисунок 2.23 – Логическая схема МДС последовательного действия 52

Рисунок 2.24 – Логическая схема МДС параллельного действия с последовательным переносом 53

Рисунок 2.25 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом 53

Рисунок 2.26 – Базовая структура ПЛМ 53

Рисунок 2.27 – Схема ПЛМ на вентильном уровне 54

Рисунок 2.28 – ПЛМ схемотехники ТТЛШ. Элементы связей в матрицах И (а) и ИЛИ (б) 54