- •К.А. Палагута Микропроцессоры и интерфейсные средства транспортных средств
- •Москва 2011
- •Глава 1. Микропроцессор (мп), микропроцессорная система (мпс), основные понятия 11
- •Глава 2 Режимы работы мпс 33
- •Глава 3. Реализация и организация памяти мп 57
- •Глава 4. Микропроцессор кр580вм80а (Intel 8080) 77
- •Глава 5. Микропроцессор к1810вм86 (Intel 8086) 138
- •Глава 6. Микропроцессоры Intel от 80186 до Pentium 4 159
- •Глава 7. Микропроцессор к1801вм1, магистраль q-bus 209
- •Глава 8. Понятие и задачи интерфейса 239
- •Глава 9. Интерфейсные блоки для магистралей isa и q-bus 255
- •Глава 10. Промышленные интерфейсы. Сетевые протоколы в автомобиле 308
- •Глава 11. Интегральные схемы программируемой логики (ис пл) 326
- •Предисловие
- •Введение
- •Глава 1. Микропроцессор (мп), микропроцессорная система (мпс), основные понятия
- •1.1 Определение микропроцессора, классификация мп
- •1.2 Микропроцессорный комплект (мпк)
- •1.3 Микропроцессорная система
- •1.4 Линия, шина, магистраль
- •1.5 Типы магистралей
- •1.6 Шина адреса, раздельные и объединенные адресные пространства памяти и устройств ввода-вывода
- •1.7 Шина данных
- •1.8 Шина управления
- •1.9 Архитектура и структура микропроцессора
- •1.10 Cisc и risc процессоры, конвейерное выполнение команд программы
- •1.11 Конвейерная обработка данных
- •1.12 Контрольные вопросы и задания
- •Глава 2 Режимы работы мпс
- •2.1 Режим обмена данными под управлением процессора
- •2.2 Режим пдп
- •2.3 Режим прерывания
- •2.4 Контрольные вопросы и задания
- •Глава 3. Реализация и организация памяти мп
- •3.1. Виды запоминающих устройств (зу)
- •3.2. Кэш-память
- •3.3. Когерентность, механизмы сквозной и обратной записи
- •3.4. Алгоритмы обновления содержимого заполненных строк, снуппинг
- •3.5. Организация памяти
- •3.6. Внешние зу
- •3.7. Контрольные вопросы и задания
- •Глава 4. Микропроцессор кр580вм80а (Intel 8080)
- •4.1 Структура мп к580вм80
- •4.2 Основные технические характеристики мп кр580вм80а
- •4.3 Регистровая модель мп к580вм80
- •4.4 Классификация команд мп кр580вм80а
- •4.5 Команды пересылки (перемещения) данных
- •4.5.1 Пересылка из регистра в регистр
- •4.5.2 Непосредственная пересылка
- •4.5.3 Непосредственная загрузка пары регистров
- •4.5.4 Запоминание/загрузка аккумулятора и пары hl
- •4.5.5 Ввод из пары регистров в стек
- •4.5.6 Ввод а и f в стек
- •4.5.7 Выбор из стека пары регистров
- •4.5.8 Выбор (a) и (f) из стека
- •4.5.9 Обмен данными
- •4.5.10 Пересылка нl
- •4.6 Приращение / отрицательное приращение
- •4.6.1 Приращение/отрицательное приращение регистра
- •4.6.2 Приращение пары регистров
- •4.6.3 Отрицательное приращение пары регистров
- •4.7 Арифметические и логические операции
- •4.7.1 Арифметические операции над (a) и (r)
- •4.7.2 Арифметические операции с непосредственной адресацией
- •4.7.3 Сложение содержимого пар регистров
- •4.7.4 Логические операции над (а) и (r)
- •0800) Ora c
- •4.7.5 Логические операции с непосредственной адресацией
- •4.7.6 Операции сравнения
- •4.7.7 Операции циклического сдвига (а).
- •4.7.8 Дополнение аккумулятора
- •4.8 Команды перехода и вызова подпрограмм
- •4.8.1 Команды переходов
- •4.8.2 Команды вызова подпрограмм и возврата из подпрограмм
- •4.9 Команды ввода – вывода
- •4.9.1 Ввод данных из входного порта
- •4.9.2 Вывод данных в выходной порт
- •4.10 Команды управления
- •4.10.1 Рестарт (повторный запуск)
- •4.10.2 Изменение (Тс)
- •0800) Stc
- •0800) Cmc
- •4.10.3 Управление прерываниями
- •4.10.4 Двоично-десятичная коррекция
- •4.10.5 Пустая операция
- •4.10.6 Останов
- •4.11 Микропроцессор intel8085
- •4.11.1 Архитектура мп intel8085
- •4.11.2 Регистры мп Intel 8085
- •4.11.3 Ввод и вывод последовательных данных
- •4.12 Контрольные вопросы и задания
- •Глава 5. Микропроцессор к1810вм86 (Intel 8086)
- •5.1. Устройство и работа микропроцессора Intel 8086 (k1810bm86)
- •5.1.1. Структура микропроцессора Intel 8086
- •5.1.2. Режимы работы микропроцессора
- •5.1.3. Структура минимально укомплектованной системы на базе микропроцессора к1810вм86
- •5.1.4. Структура системы средней сложности на базе микропроцессора к1810вм86
- •5.2. Программная модель микропроцессора Intel 8086
- •5.2.1. Пользовательские регистры
- •5.2.2. Регистры общего назначения
- •5.2.3. Сегментные регистры
- •5.2.4. Регистры состояния и управления
- •5.3. Формирование физического адреса в микропроцессоре Intel 8086
- •5.4 Способы адресации микропроцессора
- •5.5 Контрольные вопросы и задания
- •Глава 6. Микропроцессоры Intel от 80186 до Pentium 4
- •6.1. Архитектура микропроцессоров 80186/80188
- •6.2. Микропроцессор 80286
- •6.2.1 Аппаратные особенности
- •6.2.2 Система команд
- •6.2.3. Виртуальная память
- •6.3. Микропроцессоры 80386 и 80486
- •6.3.1. Микропроцессор 80386
- •6.4. Микропроцессоры Pentium и Pentium Pro
- •6.5. Специальные регистры микропроцессора Pentium
- •6.6. Управление памятью микропроцессора Pentium
- •6.7. Новые команды микропроцессора Pentium
- •6.8. Специальные особенности микропроцессора Pentium Pro
- •6.9. Микропроцессоры Pentium II, Pentium III и Pentium 4
- •6.9.1. Сопряжение с памятью
- •6.9.2. Набор регистров
- •6.11 Контрольные вопросы и задания
- •Глава 7. Микропроцессор к1801вм1, магистраль q-bus
- •7.1 Микропроцессор к1801вм1
- •7.1.1 Структурная схема микропроцессора к1801вм1
- •7.1.2 Основные технические характеристики
- •7.1.3 Регистровая модель микропроцессора
- •7.1.4 Адресное пространство
- •7.1.5 Формат команд
- •7.1.6 Методы адресации
- •7.2. Системная магистраль q-Bus
- •7.2.1 Временная диаграмма цикла ввод
- •7.2 2 Временная диаграмма цикла вывод
- •7.2.3 Цикл ввод-пауза-вывод
- •7.2.4 Временная диаграмма предоставления прямого доступа к памяти
- •7.2.5 Временная диаграмма прерывания
- •7.3 Контрольные вопросы и задания
- •Глава 8. Понятие и задачи интерфейса
- •8.1 Интерфейс
- •8.2 Селекция магистралей
- •8.2.1 Схемы централизованной селекции
- •8.2.2 Схемы децентрализованной селекции
- •8.3 Синхронизация обмена по магистрали
- •8.4 Координация взаимодействия устройств на магистрали
- •8.5 Контрольные вопросы и задания
- •Глава 9. Интерфейсные блоки для магистралей isa и q-bus
- •9.1 Isa
- •9.2. Порядок обмена по системной магистрали isa
- •9.2.1. Особенности магистрали isa
- •9.2.2. Сигналы магистрали isa
- •9.2.3. Циклы магистрали isa
- •9.3 Разработка устройств сопряжения для isa
- •9.3.1. Проектирование аппаратуры для сопряжения с isa
- •9.4 Разработка устройств сопряжения для q-bus
- •9.5 Контрольные вопросы и задания
- •Глава 10. Промышленные интерфейсы. Сетевые протоколы в автомобиле
- •10.1 Промышленные Fieldbus (полевые) сети
- •10.1.1 Модель osi (Open System Interconnection) (iso/osi) для стандартов.
- •10.1.2 Локальная сеть на основе интерфейса rs-485, объединяющая несколько приемо-передатчиков.
- •10.2 Этапы развития fieldbus технологий
- •10.3 Сетевые протоколы в автомобиле
- •10.4 Контрольные вопросы и задания
- •Глава 11. Интегральные схемы программируемой логики (ис пл)
- •11.1. Классификация ис программируемой логики
- •11.2. Конструктивно-технологические типы современных программируемых элементов
- •11.3. Области применения микросхем с программируемой логикой
- •11.4 Системные свойства ис пл
- •11.5 Типовые схемотехнические решения
- •11.6 Приемы дополнительной обработки сигнала
- •11.7 Организация двунаправленных выводов
- •11.8 Схема программирования типа выхода ячейки (введение триггера)
- •11.9 Fpga (программируемые пользователем вентильные матрицы)
- •11.10. Полные ресурсы межсоединений в микросхемах cpld
- •11.11 Контрольные вопросы и задания
- •Заключение
- •Глоссарий
- •Список литературы
Глава 8. Понятие и задачи интерфейса
8.1 Интерфейс
Под стандартным интерфейсом понимается совокупность унифицированных аппаратных, программных и конструктивных средств, необходимых для реализации взаимодействия различных функциональных элементов в автоматических системах сбора и обработки информации при условиях, предписанных стандартом и направленных на обеспечение информационной, электрической и конструктивной совместимости указанных элементов.
Основные функции интерфейса:
Обеспечение информационной, электрической и конструктивной совместимости элементов. Главной из этих функций является обеспечение информационной совместимости элементов.
Информационная совместимость – согласованность взаимодействия функциональных элементов системы в соответствии с совокупностью логических условий.
Логические условия задают:
-Структуру и состав шин магистралей;
-Набор процедур по реализации взаимодействия и последовательность выполнения этих процедур для различных режимов функционирования;
-Способы кодирования и формат данных команд адресной информации;
-Временные соотношения между управляющими сигналами, а также ограничения на их форму и взаимодействия.
Логические условия могут быть жестко оговорены, либо носить рекомендательный характер.
Логические условия определяют:
- требования к элементной базе
- пропускную способность интерфейса
- надежность
- технико-экономические показатели
Электрическая совместимость – согласованность статических и динамических параметров электрических сигналов на магистрали с учетом ограничений на пространственное размещение устройств интерфейсом и техническую реализацию приемо-передающих элементов. Условия электрической совместимости накладывают определенные ограничения на время распространения сигналов, уровни, токи, емкостную и резистивную нагрузку, длину линий связи.
Конструктивная совместимость – согласованность конструктивных элементов интерфейса, она предназначена для обеспечения механического контакта электрических соединений и механической замены схемных элементов, блоков и устройств. Условия конструктивной совместимости определяют размеры плат, модулей, блоков, типы каналов, распределение сигналов по контактам разъема.
Для обеспечения информационной совместимости должны быть решены 5 задач:
селекция магистралей
синхронизация обмена
координация взаимодействия устройств на магистрали
буферное хранение информации
преобразование формы сигнала.
Первые 3 функции возлагаются на шину управления информационным каналом, 2 последние - на информационный канал.
8.2 Селекция магистралей
Схемы селекции делятся на 2 большие группы:
схемы централизованной селекции
схемы децентрализованной селекции
Для схем 1-ой группы необходимо наличие выделенного блока – арбитра, который расположен на модуле МП, либо на самом МП, а так же использование разомкнутых линий связи.
Для схем 2-ой группы – отсутствие арбитра и исполнительных кольцевых и полузамкнутых линий связи.
8.2.1 Схемы централизованной селекции
Рассмотрим четыре варианта схем централизованной селекции
а) Схема временной селекции
|
Рис. 8.1 Схема временной селекции
|
К – контроллер
ИБ – интерфейсный блок
В контроллере имеется генератор тактовых импульсов, который выдает такие импульсы безо всякого сигнала запроса.
В каждом ИБ имеется суммирующий счетчик одной и той же разрядности.
После инициализации все счетчики, установленные в ИБ, обнуляются и контроллер по своей инициативе начинает формировать тактовые импульсы, которые одновременно подсчитываются счетчиками во всех интерфейсных блоках. Как только код в счетчике совпадает с номером ИБ, который задается с помощью джамперов или перемычек, ИБ понимает, что ему разрешается доступ к информационному каналу. Если у ИБ необходимость в использовании информационного канала существует, то он выставляет сигнал «Занято» и дальнейшее формирование тактов блокируется. По окончании работы на магистрали ИБ снимает сигнал «Занято» и контроллер продолжает выдавать тактовые импульсы.
Структура приоритетов отсутствует при рассмотренном алгоритме. Но если по окончании работы на магистрали (по снятию сигнала «Занято») сбрасывать все счетчики, то возникает структура приоритетов, при которой чем меньше номер блока, тем выше его приоритет.
Достоинства:
- малое количество линий связи;
- простота интерфейсного узла;
-быстрота, которая определяется тактовой частотой счетчика и общим количеством блоков.
Недостатки:
- время доступа велико, даже при отсутствии конфликта в системе, так как первый запросивший доступ ИБ может получить его последним;
- изменить структуру приоритетов можно только поменяв номера блоков;
- возможность наращивания системы ограничена.
б) Схема адресной селекции
|
Рис. 8.2 Схема адресной селекции
|
В этой схеме используется не вся шина адреса, а только ее часть (подшина адреса), разрядность которой определяется максимально возможным количеством интерфейсных блоков в системе.
При активации сигнала запроса, контроллер начинает выставлять адреса ИБ в порядке убывания их приоритетов. Как только активный ИБ обнаружит на подшине собственный адрес, он снимает сигнал запроса, активирует сигнал «Занято» и начинает работать на системной магистрали. После снятия сигнала запроса перебор адресов начинается с самого начала.
Достоинства:
- быстрый доступ к магистрали;
- если необходимо изменить структуру приоритетов, то это легко делается программным образом;
- простота;
- возможность наращивания.
Недостатки:
- большое количество линий связи;
- более сложный интерфейсный узел по сравнению с цепочечной схемой;
- возможна ситуация отсутствия обслуживания менее приоритетных ИБ.
в) Схема цепочечной селекции
|
Рис.8.3 Схема цепочечной селекции |
Здесь, как и в предыдущей схеме, присутствуют линии запроса и занятости, но сигнал подтверждения распространяется последовательно через цепочку интерфейсных блоков.
Схема работает следующим образом. Активируется линия запроса, контроллер анализирует запрос, если может быть обслужен, то контроллер вырабатывает сигнал подтверждения, который проходит через цепочку ИБ до первого активного устройства (самого левого из активных ИБ), там его распространение блокируется, ИБ снимает сигнал запроса и активирует сигнал занятости. В ответ на активацию сигнала «занято», контроллер снимает сигнал подтверждения во избежание его перехвата более приоритетным ИБ в последующем интервале времени.
Достоинства:
- малое количество линий связи;
- малое время распространения сигнала подтверждения;
- простота интерфейсного узла;
- простая структура приоритетов (чем ближе к контроллеру, тем выше приоритет);
- простота наращивания, если позволяет конструктивная реализация;
- простота схемотехнической реализации.
Недостатки:
- сложность изменения структуры приоритетов;
- неработоспособность всех ИБ, которые могут оказаться правее либо разрыва линии подтверждения, либо неисправного ИБ;
- склонность системы к зависанию при разрыве линии подтверждения или появлении неисправного ИБ; с целью исключения зависания вводится системный тайм-аут.
г) Схема селекции по выделенным линиям (радиальная структура)
В этой схеме (рис. 8.4) каждый ИБ связан с контроллером индивидуальными линиями запроса и подтверждения. Общей является только линия «Занято».
|
Рис.8.4 Схема селекции по выделенным линиям (радиальная структура) |
Если несколько ИБ одновременно активировали сигнал запроса, то, в простейшем случае, приоритет определяется номером линии запроса и чем меньше номер, тем выше приоритет.
Для гибкого управления структурой приоритетов используют таблицу перекодировки (нумерация сигналов запроса) и чем ниже номер запроса, тем выше приоритет. Контроллер выбирает наиболее приоритетный ИБ и выдает сигнал «Подтверждение». Затем ИБ снимает сигнал «Запрос» и выставляет сигнал «Занято».
Достоинства:
- с таблицей перекодировки появляется гибкая система приоритетов;
- простота интерфейсного узла;
- каждый ИБ имеет собственный кабель.
Недостатки:
- максимально большое количество линий связи;
- невозможность наращивания системы, определенная конструктивными особенностями.