11.7 Организация двунаправленных выводов

В зависимости от конкретной задачи могут потребоваться различные соотношения чисел входов и выходов. Поэтому специализация выводов и жесткое разделение их на входы и выходы сужает функциональные возможности микросхемы. Вследствие этого широкое применение находят микросхемы с двунаправленными выводами (рис. 11.7), которые путем программирования можно сделать либо входами, либо выходами.

Рис. 11.7 Схема организации двунаправленных выводов

Рассмотрим устройство схемы, здесь КП – контактная площадка, сигнал OE=0 переводит буфер в третье состояние; сигнал OE=1 переводит буфер в активное состояние.

Рассмотрим работу схемы, пусть:

OE1=1 – буфер 1 активен;

OE2=0 – буфер 2 в третьем состоянии;

тогда сигнал из схемы проходит на КП – выходной сигнал, вывод является выходом.

Предположим:

OE1= 0 – буфер 1в третьем состоянии;

OE2=1 – буфер 2 активен;

тогда сигнал с КП подается внутрь ПЛИС, вывод является входом.

11.8 Схема программирования типа выхода ячейки (введение триггера)

Введение триггеров непосредственно в логические блоки обогащает функциональные возможности микросхем программируемой логики (рис. 11.8), причем обычно логическое функционирование триггеров программируется. Чаще всего триггеры строятся на основе триггера D типа и дополнительных логических элементов.

Рис. 11.8 Схема программирования типа выхода ячейки

Рассмотрим устройство и работу схемы. Ее элементы: синхронный триггер Д типа, 2 мультиплексора и сумматор по модулю 2 (М2). Если 1-ый мультиплексор подключает триггер по входу D к линии F, то данный триггер работает как D триггер. Если мультиплексор 1 подключает ко входу D выход сумматора по модулю 2, то работа схемы требует более серьезного анализа: пусть F = 0, тогда триггер находится в режиме хранения, при F = 1 на D вход подается сигнал и триггер работает как Т-триггер (счетный режим). Мультиплексор 2 может либо напрямую передать F на выход ячейки, тогда ячейка работает как комбинационная, либо подключить на выход ячейки выход триггера, тогда ячейка может работать как последовательностная.

11.9 Fpga (программируемые пользователем вентильные матрицы)

Их основой служит матрица регулярно расположенных по строкам и столбцам идентичных конфигурируемых логических блоков. Между строками и столбцами логических блоков проходят трассировочные каналы, содержащие ресурсы межсоединений При программировании логические блоки настраиваются на требуемые операции преобразования данных, а трассировочные ресурсы – на обеспечение нужных взаимных соединений логических блоков.

Свойства и возможность FPGA во многом определяются типом логических блоков и системой межсоединений.

Типичными представителями логических блоков FPGA являются:

- логические модули на основе мультиплексоров (рис. 11.9);

- логические модули на основе программируемой памяти (блоки типа LUT – Look-Up Tables), рис. 11.10.

Известно, что мультиплексоры способны работать в режиме универсальных логических модулей, если на их адресные входы подавать аргументы логической функции, а на информационные – значения логической функции для соответствующей комбинации аргументов.

Самые распространенные логические блоки FPGA – табличные (LUTs). Эти блоки часто называют табличными функциональными преобразователями. В них применяются программируемые запоминающие устройства. В этом случае набор аргументов служит адресом, по которому записывается соответствующее значение функции, если разрядность памяти равна 1 биту, или значения m функций, если разрядность ячеек памяти равна m.

Рис. 11.9 Схема мультиплексора в режиме логического блока

Рис. 11.10 Схема табличного логического блока

Для систем межсоединений FPGA характерны сегментированные линии (рис. 11.11 а)), составленные из отдельных отрезков, соединяемых друг с другом программируемыми элементами. Программируемые элементы могут быть размещены в переключательных блоках, конфигурируемых так, чтобы составить из сегментов необходимые цепи. Программируемые соединительные элементы (ключи) из-за собственных паразитных элементов (сопротивление R и емкость C) вносят в передачу сигналов задержки, которые доминируют над другими составляющими.

Связи в этой структуре являются сегментированными, в результате чего время задержки распространения по одному сегменту определяется сопротивлением и емкостью ключевого элемента, следовательно, время задержки будет зависеть от выбранного пути (т.е. от того, как много окажется ключевых элементов). Это потенциально опасно в связи с возникновением состязаний.

Рис. 11.11 Структура FPGA с межсоединениями общего назначения (а), схема переключательного блока (б) и узла пересечения линий с программируемыми соединениями в этом блоке (в)

Для большей универсальности, кроме связей единичной длины, вводят связи двойной длины, прямые линии (от одного логического блока до другого), длинные линии (они охватывают несколько логических блоков) и линии глобального тактирования (проходят через весь кристалл).