- •1. Введение
- •2. Дискретизация аналоговых сигналов
- •2.1 Квантование по уровню
- •2.2 Квантование по времени
- •2.3 Квантование по уровню и по времени
- •2.3.1 Расчет погрешности ацп
- •2.3.2 Выбор величины шага квантования по времени
- •3. Применение алгебры логики (булевой алгебры) при анализе и синтезе цифровых электронных устройств
- •3.1 Определение и способы задания переключательных функций
- •3.4 Базисные логические функции
- •3.5 Принцип двойственности булевой алгебры
- •3.8 Совершенная дизъюнктивная нормальная форма (сднф) записи булевых выражений
- •3.9 Дизъюнктивная нормальная форма (днф)
- •3.10 Совершенная конъюнктивная нормальная форма (скнф) записи булевых выражений
- •3.11 Конъюнктивная нормальная форма (кнф)
- •3.12 Минимизация логических функций
- •3.12.1 Алгебраический способ минимизации пф
- •3.12.2 Минимизация пф с использованием диаграмм Вейча (карт Карно)
- •3.12.2.1 Минимизация пф с помощью диаграмм Вейча
- •3.12.2.1.1 Общие правила минимизации
- •3.12.2.1.2 Примеры минимизации пф с помощью диаграмм Вейча
- •3.12.2.2 Минимизация пф с помощью карт Карно
- •4. Логические элементы
- •4.1 Инвертор (логический элемент не)
- •4.2 Конъюнктор (логический элемент и)
- •4.3 Дизъюнктор (логический элемент или)
- •4.4 Повторитель
- •4.7 Исключающее или
- •4.8 Сложение по модулю два (нечетность)
- •4.9 Сложение по модулю два с отрицанием (четность)
- •4.10 Эквивалентность
- •4.11 Неэквивалентность
- •4.13 Запрет
- •4.14 Логические элементы с открытым коллектором
- •4.15 Логические элементы с третьим состоянием
- •5. Реализация логических функций в разных базисах
- •5.1 Базисные наборы лэ и их взаимосвязь
- •5.2 Реализация логических функций в различных базисах
- •5.2.1 Реализация элемента “Равнозначность” (исключающее или - не)
- •5.2.2 Реализация элемента “Неравнозначность” (исключающее или, сумма по модулю два)
- •5.2.3 Реализация элемента “Запрет”
- •5.2.4 Реализация многобуквенных логических функций на элементах с небольшим количеством входов
- •6. Параметры и характеристики цифровых интегральных микросхем (имс)
- •6.1 Коэффициент объединения по входу (Коб)
- •6.2 Коэффициент разветвления по выходу (Краз)
- •6.3 Статические характеристики
- •6.4 Помехоустойчивость
- •6.5 Динамические характеристики и параметры
- •6.6 Вид реализуемой логической функции
- •6.7 Потребляемые токи и мощность
- •6.8 Входные и выходные токи, напряжения
- •6.9 Пороговые напряжения
- •6.10 Допустимые значения основных параметров
- •7. Базовые логические элементы
- •7.1 Базовый ттл (ттлш) - элемент и-не
- •7.2 Базовый эсл - элемент или/или-не
- •7.3 Базовый кмоп-элемент или-не
- •8. Генераторы тактовых импульсов (гти) на логических элементах
- •8.1 Гти на двух инверторах
- •8.2 Гти на 3-х инверторах.
- •9. Функциональные устройства компьютерной (цифровой) электроники
- •9.1 Комбинационные цифровые устройства (кцу)
- •9.1.1 Анализ и синтез кцу
- •9.1.1.1 Анализ кцу
- •9.1.1.2 Синтез кцу
- •9.1.2 Типовые кцу
- •9.1.2.1 Шифраторы и дешифраторы
- •9.1.2.1.1 Шифраторы двоичного кода
- •9.1.2.1.2 Шифраторы двоично-десятичного кода
- •9.1.2.1.3 Дешифраторы двоичного кода
- •9.1.2.1.4 Дешифратор bcd-кода в семисегментный код
- •9.1.2.1.4.1 Семисегментные индикаторы на светодиодах
- •9.1.2.2 Мультиплексоры и демультиплексоры
- •9.1.2.2.1 Мультиплексоры
- •9.1.2.2.2 Демультиплексоры
- •9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)
- •9.1.2.3 Сумматоры и полусумматоры
- •9.1.2.4 Устройства контроля четности (укч)
- •9.1.2.5 Цифровые компараторы
- •9.1.3 Использование для проектирования кцу мультиплексоров, дешифраторов и постоянных запоминающих устройств
- •9.1.3.1 Построение кцу на мультиплексорах
- •9.1.3.2 Построение кцу на дешифраторах
- •9.1.3.3 Построение кцу на постоянном запоминающем устройстве (пзу)
- •9.2 Последовательностные цифровые устройства
- •9.2.1 Триггеры
- •9.2.1.1 Триггеры на логических элементах
- •9.2.1.1.1 Rs - триггеры
- •9.2.1.1.1.1 Асинхронные rs - триггеры
- •9.2.1.1.1.2 Синхронные rs - триггеры
- •9.2.1.1.2 Т-триггеры (триггеры со счетным входом)
- •9.2.1.1.3 D-триггеры (триггеры задержки)
- •9.2.1.1.4 Jk-триггеры
- •9.2.1.2 Триггеры в интегральном исполнении
- •9.2.2 Регистры
- •9.2.2.1 Параллельные регистры
- •9.2.2.2 Последовательные (сдвигающие) регистры
- •9.2.2.3 Регистры сдвига
- •9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры
- •9.2.2.5 Регистры в интегральном исполнении
- •9.2.3.1 Асинхронный суммирующий двоичный счетчик с последовательным переносом
- •9.2.3.2 Асинхронный вычитающий двоичный счетчик с последовательным переносом
- •9.2.3.3 Асинхронные реверсивные двоичные счетчики с последовательным переносом
- •9.2.3.4 Синхронный счетчик со сквозным переносом
- •9.2.3.5 Десятичные счетчики
- •9.2.3.6 Счетчики в интегральном исполнении
- •9.2.4 Делители частоты
- •9.2.5 Распределители
- •10. Связь мп-ра и омэвм с аналоговым объектом управления и с пк
- •10.1 Структура типичной локальной микропроцессорной системы управления (лмпсу)
- •10.1.1 Назначение и схемная реализация отдельных узлов лмпсу
- •10.1.1.1 Аналоговый мультиплексор (ампс)
- •10.1.1.2 Устройство выборки-хранения (увх)
- •10.1.1.3 Аналого-цифровой преобразователь (ацп)
- •10.1.1.4 Ведомая однокристальная микроЭвм (омэвм)
- •10.1.1.5 Шинный формирователь (шф)
- •10.1.1.6 Регистры (Рг1...Рг3)
- •10.1.1.7 Схемы согласования уровней (ссу1...Ссу3)
- •10.1.1.8 Цифро-аналоговые преобразователи (цап1...Цап3)
- •10.2 Применение ацп и увх при вводе аналоговой информации в мпс
- •10.2.1 Расчет ацп
- •10.2.2.1 Описание микросхемы к1113 пв1
- •10.2.2.2 Расчет микросхемы к1113 пв1
- •10.2.2.3 Ввод данных от ацп в мпс через ппи в режиме 0
- •10.2.3 Устройство выборки и хранения (увх)
- •10.2.3.1 Обоснование применения увх
- •10.2.3.2 Принцип действия, схема и основные параметры увх
- •10.2.3.3 Функциональные возможности и схема включения микросхемы увх к1100ск2 (кр1100ск2)
- •10.2.4.1 Описание микросхемы max154. Временные диаграммы и режимы работы
- •10.2.4.2 Расчет ацп max154
- •10.3 Применение цап при выводе цифровой информации из мпс
- •10.3.1 Расчет цап на матрице r-2r c суммированием токов
- •10.3.2.1 Описание микросхемы к572 па1
- •10.3.2.2 Расчет цап к572 па1
- •10.3.3.1 Описание микросхемы max506
- •10.3.3.2 Расчет цап max506
- •10.4 Особенности аппаратной и программной реализации модуля ацп-цап мпс
- •10.4.1 Аппаратный уровень:
- •10.4.2 Программный уровень:
- •10.5 Обмен между мп-м (омэвм) и пк по последовательному каналу связи с помощью интерфейса rs-232с
- •10.5.1 Устройство асинхронное программируемое приёмопередающее (уапп)
- •10.5.2 Устройство преобразования уровней (упу)
- •10.5.3 Разъём rs-232с
- •10.5.4 Буферный регистр адреса rs-232c
- •10.5.5 Шинный формирователь
- •10.6 Выбор и расчет датчиков, нормирующих преобразователей и фильтров нижних частот (фнч)
- •10.6.1 Выбор и расчет датчиков и нормирующих преобразователей
- •10.6.1.1 Выбор датчиков
- •10.6.1.2 Выбор нормирующих преобразователей
- •10.6.2 Выбор фнч
- •10.6.3 Расчет фнч
- •10.7 Разработка схемы алгоритма и управляющей программы
9.1.2.2.2 Демультиплексоры
Демультиплексор – это КЦУ, которое соединяет (коммутирует) общий информационный вход с одним из нескольких выходов в соответствии с заданным кодом на управляющих (адресных) входах. Иными словами, демультиплексоры решают задачи, обратные мультиплексированию. Пример обозначения демультиплексора на электрических схемах показан на рисунке 9.16, a.
Схема имеет четыре информационных выхода и два адресных входа А0 и А1. Булевы выражения, описывающие работу данного демультиплексора, имеют вид:
(9.7)
Такими же выражениями определяется работа дешифратора с синхровходом V (рисунок 9.16, б). Поэтому его можно использовать в качестве демультиплексора, если информационный входной сигнал подавать на вход V.
А Б
Рисунок 9.16
9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)
Мультиплексоры – селекторы являются двунаправленными, поскольку позволяют коммутировать цифровые и аналоговые сигналы в обоих направлениях, и поэтому могут быть использованы не только в качестве мультиплексора для коммутации одного из входов на выход, но и в качестве селектора (демультиплексора) для коммутации входа на один из выходов.
Ниже показаны: обозначение мультиплексора-селектора (демультиплексора) на электрических схемах (рисунок 9.17, а) и его упрощенная внутренняя структура (рисунок 9.17, б).
Рисунок 9.17
Устройство содержит две группы двунаправленных ключей (К1...К4) и дешифратор. Выходные сигналы дешифратора воздействуют на управляющие входы ключей (Е) и определяют их состояние. При Е=0 ключ закрыт, а при Е=1 – открыт и образует низкоомную цепь распространения сигнала через него. Такой ключ называют аналоговым, поскольку он обеспечивает неискаженную двухстороннюю передачу сигналов. Каждый ключ К имеет два равнозначных вывода, любой из которых может быть входом или выходом. По одному из выводов ключи объединены в две группы FА и FВ, которые образуют выходы мультиплексоров и входы демультиплексоров.
Структуру, представленную на рисунке 9.17, б, имеет микросхема К561(564)КП1, выполненная по КМОП-технологии и содержащая два мультиплексора - селектора, управляемые от общих входов V1, V2 и С (рисунок 9.17, а). При единичном управляющем сигнале на входе С ключи разомкнуты и выходы находятся в 3-м состоянии.
9.1.2.3 Сумматоры и полусумматоры
Сумматор предназначен для сложения двух чисел, заданных в двоичном коде. Из примера, приведенного на рисунке 9.18, видно, что правила сложения десятичных и двоичных чисел одинаковы:
1) сложение производится поразрядно от младшего разряда к старшему;
2) сумма младших разрядов слагаемых А0 и В0 записывается в соответствующей системе счисления однозначным числом S0 либо двухзначным числом P0S0, где Р0 называется переносом из нулевого разряда в соседний первый;
3) во всех последующих разрядах находится сумма данных разрядов слагаемых Ai, Bi и переноса Pi-1 от сложения предыдущих разрядов (в примерах на рисунке 9.18 этот случай помечен звездочкой).
Рисунок 9.18
Cказанное отражает таблица истинности одноразрядного двоичного полного сумматора (таблица 9.6).
Таблица 9.6
N набора |
Аi |
Bi |
Pi-1 |
Si |
Pi |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
2 |
0 |
1 |
0 |
1 |
0 |
3 |
0 |
1 |
1 |
0 |
1 |
4 |
1 |
0 |
0 |
1 |
0 |
5 |
1 |
0 |
1 |
0 |
1 |
6 |
1 |
1 |
0 |
0 |
1 |
7 |
1 |
1 |
1 |
1 |
1 |
Булевы выражения логических функций Si и Pi в СДНФ имеют вид
,(9.8)
.(9.9)
Выражение (9.9) можно минимизировать. В результате получим
.(9.10)
На основании выражений (9.8, 9.10) одноразрядный двоичный полный сумматор может быть реализован в базисе И, ИЛИ, НЕ (рисунок 9.19).
Рисунок 9.19
Используя правила перехода из базиса И, ИЛИ, НЕ в базис И-НЕ и ИЛИ-НЕ (5.1), можно построить одноразрядный полный сумматор в двух других базисах.
Обозначение одноразрядного сумматора на электрических схемах приведено на рисунке 9.20, в.
Полусумматор, в отличие от полного сумматора, обеспечивает выполнение операции суммирования двух одноразрядных двоичных чисел Ai и Bi без учета сигнала переноса. В результате сложения наряду с суммой может получиться перенос. Функционирование полусумматора описывается таблица 9.7.
Таблица 9.7
N набора |
Аi |
Bi |
Si |
Pi |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
2 |
1 |
0 |
1 |
0 |
3 |
1 |
1 |
0 |
1 |
Пример проектирования полусумматора на логических элементах.
Как видно из таблицы 9.7, для реализации функции Si необходим элемент “неравнозначность” (сумматор по модулю два), а для реализации функции Pi - логическое И. Булевы выражения для Si и Pi в СДНФ имеют вид:
.(9.11)
На рисунке 9.20.1 приведена схема, реализующая выражение 9.11 на элементах И, ИЛИ, НЕ.
Рисунок 9.20.1
Для получения более простой схемы одноразрядного полусумматора на логических элементах функцию Si лучше представить в СКНФ (см. таблицу 9.7)
.(9.12)
Выполнив преобразование по теореме де Моргана, получим:
,(9.13)
где Ai∙Bi = Pi (см. 9.11).
Выражение (9.13) реализуется схемой, показанной на рисунке 9.20, а.
Рисунок 9.20
Если сравнить эту схему со схемой, реализующей выражение (9.11), то схема на рисунке 9.20, а выглядит проще.
Условные графические обозначения полусумматора и полного одноразрядного сумматора на электрических схемах показаны на рисунке 9.20 б, в, а схема полного одноразрядного сумматора, выполненного на двух полусумматорах, показана на рисунке 9.20, г.
Для сложения n-разрядных чисел необходимо (n-1) одноразрядных полных сумматоров и один полусумматор в нулевом разряде (рисунок 9.21).
В этом сумматоре реализована последовательная передача переноса из одного разряда в другой. При большом количестве разрядов суммируемых чисел длительность суммирования в сумматорах с последовательным переносом может оказаться недопустимо большой. Бульшим быстродействием обладают сумматоры с параллельным переносом, содержащие схему ускоренного переноса [3].
Рисунок 9.21