- •1. Введение
- •2. Дискретизация аналоговых сигналов
- •2.1 Квантование по уровню
- •2.2 Квантование по времени
- •2.3 Квантование по уровню и по времени
- •2.3.1 Расчет погрешности ацп
- •2.3.2 Выбор величины шага квантования по времени
- •3. Применение алгебры логики (булевой алгебры) при анализе и синтезе цифровых электронных устройств
- •3.1 Определение и способы задания переключательных функций
- •3.4 Базисные логические функции
- •3.5 Принцип двойственности булевой алгебры
- •3.8 Совершенная дизъюнктивная нормальная форма (сднф) записи булевых выражений
- •3.9 Дизъюнктивная нормальная форма (днф)
- •3.10 Совершенная конъюнктивная нормальная форма (скнф) записи булевых выражений
- •3.11 Конъюнктивная нормальная форма (кнф)
- •3.12 Минимизация логических функций
- •3.12.1 Алгебраический способ минимизации пф
- •3.12.2 Минимизация пф с использованием диаграмм Вейча (карт Карно)
- •3.12.2.1 Минимизация пф с помощью диаграмм Вейча
- •3.12.2.1.1 Общие правила минимизации
- •3.12.2.1.2 Примеры минимизации пф с помощью диаграмм Вейча
- •3.12.2.2 Минимизация пф с помощью карт Карно
- •4. Логические элементы
- •4.1 Инвертор (логический элемент не)
- •4.2 Конъюнктор (логический элемент и)
- •4.3 Дизъюнктор (логический элемент или)
- •4.4 Повторитель
- •4.7 Исключающее или
- •4.8 Сложение по модулю два (нечетность)
- •4.9 Сложение по модулю два с отрицанием (четность)
- •4.10 Эквивалентность
- •4.11 Неэквивалентность
- •4.13 Запрет
- •4.14 Логические элементы с открытым коллектором
- •4.15 Логические элементы с третьим состоянием
- •5. Реализация логических функций в разных базисах
- •5.1 Базисные наборы лэ и их взаимосвязь
- •5.2 Реализация логических функций в различных базисах
- •5.2.1 Реализация элемента “Равнозначность” (исключающее или - не)
- •5.2.2 Реализация элемента “Неравнозначность” (исключающее или, сумма по модулю два)
- •5.2.3 Реализация элемента “Запрет”
- •5.2.4 Реализация многобуквенных логических функций на элементах с небольшим количеством входов
- •6. Параметры и характеристики цифровых интегральных микросхем (имс)
- •6.1 Коэффициент объединения по входу (Коб)
- •6.2 Коэффициент разветвления по выходу (Краз)
- •6.3 Статические характеристики
- •6.4 Помехоустойчивость
- •6.5 Динамические характеристики и параметры
- •6.6 Вид реализуемой логической функции
- •6.7 Потребляемые токи и мощность
- •6.8 Входные и выходные токи, напряжения
- •6.9 Пороговые напряжения
- •6.10 Допустимые значения основных параметров
- •7. Базовые логические элементы
- •7.1 Базовый ттл (ттлш) - элемент и-не
- •7.2 Базовый эсл - элемент или/или-не
- •7.3 Базовый кмоп-элемент или-не
- •8. Генераторы тактовых импульсов (гти) на логических элементах
- •8.1 Гти на двух инверторах
- •8.2 Гти на 3-х инверторах.
- •9. Функциональные устройства компьютерной (цифровой) электроники
- •9.1 Комбинационные цифровые устройства (кцу)
- •9.1.1 Анализ и синтез кцу
- •9.1.1.1 Анализ кцу
- •9.1.1.2 Синтез кцу
- •9.1.2 Типовые кцу
- •9.1.2.1 Шифраторы и дешифраторы
- •9.1.2.1.1 Шифраторы двоичного кода
- •9.1.2.1.2 Шифраторы двоично-десятичного кода
- •9.1.2.1.3 Дешифраторы двоичного кода
- •9.1.2.1.4 Дешифратор bcd-кода в семисегментный код
- •9.1.2.1.4.1 Семисегментные индикаторы на светодиодах
- •9.1.2.2 Мультиплексоры и демультиплексоры
- •9.1.2.2.1 Мультиплексоры
- •9.1.2.2.2 Демультиплексоры
- •9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)
- •9.1.2.3 Сумматоры и полусумматоры
- •9.1.2.4 Устройства контроля четности (укч)
- •9.1.2.5 Цифровые компараторы
- •9.1.3 Использование для проектирования кцу мультиплексоров, дешифраторов и постоянных запоминающих устройств
- •9.1.3.1 Построение кцу на мультиплексорах
- •9.1.3.2 Построение кцу на дешифраторах
- •9.1.3.3 Построение кцу на постоянном запоминающем устройстве (пзу)
- •9.2 Последовательностные цифровые устройства
- •9.2.1 Триггеры
- •9.2.1.1 Триггеры на логических элементах
- •9.2.1.1.1 Rs - триггеры
- •9.2.1.1.1.1 Асинхронные rs - триггеры
- •9.2.1.1.1.2 Синхронные rs - триггеры
- •9.2.1.1.2 Т-триггеры (триггеры со счетным входом)
- •9.2.1.1.3 D-триггеры (триггеры задержки)
- •9.2.1.1.4 Jk-триггеры
- •9.2.1.2 Триггеры в интегральном исполнении
- •9.2.2 Регистры
- •9.2.2.1 Параллельные регистры
- •9.2.2.2 Последовательные (сдвигающие) регистры
- •9.2.2.3 Регистры сдвига
- •9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры
- •9.2.2.5 Регистры в интегральном исполнении
- •9.2.3.1 Асинхронный суммирующий двоичный счетчик с последовательным переносом
- •9.2.3.2 Асинхронный вычитающий двоичный счетчик с последовательным переносом
- •9.2.3.3 Асинхронные реверсивные двоичные счетчики с последовательным переносом
- •9.2.3.4 Синхронный счетчик со сквозным переносом
- •9.2.3.5 Десятичные счетчики
- •9.2.3.6 Счетчики в интегральном исполнении
- •9.2.4 Делители частоты
- •9.2.5 Распределители
- •10. Связь мп-ра и омэвм с аналоговым объектом управления и с пк
- •10.1 Структура типичной локальной микропроцессорной системы управления (лмпсу)
- •10.1.1 Назначение и схемная реализация отдельных узлов лмпсу
- •10.1.1.1 Аналоговый мультиплексор (ампс)
- •10.1.1.2 Устройство выборки-хранения (увх)
- •10.1.1.3 Аналого-цифровой преобразователь (ацп)
- •10.1.1.4 Ведомая однокристальная микроЭвм (омэвм)
- •10.1.1.5 Шинный формирователь (шф)
- •10.1.1.6 Регистры (Рг1...Рг3)
- •10.1.1.7 Схемы согласования уровней (ссу1...Ссу3)
- •10.1.1.8 Цифро-аналоговые преобразователи (цап1...Цап3)
- •10.2 Применение ацп и увх при вводе аналоговой информации в мпс
- •10.2.1 Расчет ацп
- •10.2.2.1 Описание микросхемы к1113 пв1
- •10.2.2.2 Расчет микросхемы к1113 пв1
- •10.2.2.3 Ввод данных от ацп в мпс через ппи в режиме 0
- •10.2.3 Устройство выборки и хранения (увх)
- •10.2.3.1 Обоснование применения увх
- •10.2.3.2 Принцип действия, схема и основные параметры увх
- •10.2.3.3 Функциональные возможности и схема включения микросхемы увх к1100ск2 (кр1100ск2)
- •10.2.4.1 Описание микросхемы max154. Временные диаграммы и режимы работы
- •10.2.4.2 Расчет ацп max154
- •10.3 Применение цап при выводе цифровой информации из мпс
- •10.3.1 Расчет цап на матрице r-2r c суммированием токов
- •10.3.2.1 Описание микросхемы к572 па1
- •10.3.2.2 Расчет цап к572 па1
- •10.3.3.1 Описание микросхемы max506
- •10.3.3.2 Расчет цап max506
- •10.4 Особенности аппаратной и программной реализации модуля ацп-цап мпс
- •10.4.1 Аппаратный уровень:
- •10.4.2 Программный уровень:
- •10.5 Обмен между мп-м (омэвм) и пк по последовательному каналу связи с помощью интерфейса rs-232с
- •10.5.1 Устройство асинхронное программируемое приёмопередающее (уапп)
- •10.5.2 Устройство преобразования уровней (упу)
- •10.5.3 Разъём rs-232с
- •10.5.4 Буферный регистр адреса rs-232c
- •10.5.5 Шинный формирователь
- •10.6 Выбор и расчет датчиков, нормирующих преобразователей и фильтров нижних частот (фнч)
- •10.6.1 Выбор и расчет датчиков и нормирующих преобразователей
- •10.6.1.1 Выбор датчиков
- •10.6.1.2 Выбор нормирующих преобразователей
- •10.6.2 Выбор фнч
- •10.6.3 Расчет фнч
- •10.7 Разработка схемы алгоритма и управляющей программы
9.2.1.2 Триггеры в интегральном исполнении
В современных сериях ИМС существует большое число различных триггеров.
Ниже в качестве примера показаны обозначения двух широко используемых триггеров, выпускаемых в виде интегральной микросхемы (рисунок 9.42). Микросхема К555 ТМ2 включает два D-триггера с дополнительными S и R входами для установки схемы в исходное состояние (рисунок 9.42, а). Активными сигналами на S и R входах являются низкие уровни напряжений (логические нули).
Микросхема К555 ТВ1 (рисунок 9.42, б) содержит один JK-триггер, включающий два асинхронных R и S входа для установки схемы в исходное состояние и два дополнительных трехвходовых конъюнктора, включенных на J и K входах. Дополнительные элементы И реализуют логические функции
J = J1. J2. J3, K= K1. K2. K3.(9.19)
Рисунок 9.42
Это расширяет возможности JK-триггера, например, упрощает построение синхронных счетчиков на подобных микросхемах.
9.2.2 Регистры
Регистрами называют последовательностные цифровые устройства, предназначенные для запоминания многоразрядных цифровых кодов и выполнения над ними некоторых логических преобразований. Основу регистров составляют триггеры, количество которых равно числу разрядов цифрового кода. Один триггер хранит 1 бит информации (один двоичный разряд), соответственно N-разрядный регистр способен хранить N бит информации. Кроме триггеров регистры содержат вспомогательные схемы, обеспечивающие прием кода в регистр, выдачу кода из регистра, сдвиг кода вправо или влево на требуемое число разрядов, преобразование параллельного кода в последовательный и наоборот, выполнение над отдельными разрядами регистра логических операций, например, И, ИЛИ, исключающее ИЛИ, установку регистра в начальное состояние (“СБРОС”) и др.
В зависимости от способа ввода и вывода разрядов числа регистры делятся на:
параллельные;
последовательные;
последовательно-параллельные;
параллельно-последовательные.
9.2.2.1 Параллельные регистры
В таких регистрах ввод и вывод информации осуществляется в параллельной форме – одновременно всех разрядов.
Рисунок 9.43
В зависимости от числа входных и выходных каналов параллельные регистры делятся на однофазные (каждый разряд передается по одному каналу в прямом коде) и парафазные (разряды передаются по двум каналам в прямом и обратном кодах).
На рисунке 9.43 показан пример двух параллельных регистров с парафазным вводом-выводом, выполненных на однотактных синхронных RSC-триггерах.
Рисунок 9.44
При парафазном обмене информацией на R, S входах любого триггера всегда присутствует комбинация сигналов Xi=1, , либо , устанавливающая его в требуемое состояние независимо от того, в каком состоянии этот триггер находился до этого, т.е. установка регистра в исходное состояние не требуется.
Под действием сигнала ПРМ Рг1 (прием в регистр 1) n-разрядный код записывается в регистр Рг1, а сигналом ПД Рг2 (передача в регистр 2) – передается в Рг2.
На рисунке 9.44 показан параллельный регистр, с однофазным обменом информации, выполненный на асинхронных RS-триггерах и конъюнкторах.
Так как информационные сигналы, поступающие только на S входы, не могут установить соответствующие триггеры в состояние 0 (из-за чего число может быть записано с ошибкой), то перед записью все триггеры регистра обнуляются сигналом “СБРОС”.
Следует отметить, что данная особенность характерна только для регистров с однофазной записью, выполненных на RS-триггерах. Если в качестве элемента памяти использовать D-триггеры, то их предварительное обнуление при однофазной записи не требуется (рисунок 9.45).
Рисунок 9.45