конмпект лекций
.pdf
|
1 |
0 |
1 |
1 |
1 |
Передаточная функция :
a |
|
|
|
|
b |
=1 |
|
=1 |
s |
|
|
|
||
c |
|
|
|
|
|
|
& |
|
c` |
|
|
|
1 |
|
|
|
|
|
|
|
|
& |
|
|
Рисунок 45. Cхема одноразрядного сумматора Достоинством схемы последовательного суммирования является
простота и наглядность, недостатком - достаточно существенная задержка в формировании результата, равная n tзад , где tзад - время задержки выходных сигналов одноразрядного сумматора. Иначе данную схему называют сложением с переносом вдоль разрядной сетки.
2.1.2 Сумматор с параллельным переносом
Для увеличения быстродействия могут быть использована схема суммирования с параллельным переносом, в которой переносы определяются одновременно для всех разрядов с помощью специальных формирователей. При этом сами сумматоры выполняются упрощенно, так как формируют только сумму.
Формирователем переноса для нулевых разрядов слагаемых (с0), фактически, служит элемент «И» (рисунок). Каждый последующий формирователь имеет на два входа больше и, соответственно, более сложную схему. Самый старший формирователь (сn-2) для n- разрядных слагаемых имеет 2*(n-1) входов. Время задержки определяется по его задержке + по задержке упрощенного сумматора.
|
|
bn-1 |
b1 b0 |
|
an-1 |
|
|
а1 a0 |
|
|
|
|
|
|
|
|
|
|
& |
|
… |
|
|
|
|
|
|
|
|
|
… |
|
|
|
|
|
|
|
|
an-2 |
bn-2 … a0 b0 |
a1 b1 |
a0 |
b0 |
|
a0 |
b0 |
формирователи |
|
|
carry |
… |
carry |
|
|
|
carry |
||
|
|
|
|
переносов |
|||||
|
|
cn-2 |
|
c1 |
|
|
|
c0 |
|
an-1 b n-1 |
a2 b2 |
|
|
|
|
|
|
||
a |
b |
c |
a b |
c |
a |
b |
c |
a |
b |
|
|
|
|
|
|
|
|
||
|
Σ |
… |
Σ |
|
|
Σ |
|
Σ |
упрощенные |
|
s |
|
s |
|
|
s |
|
s |
сумматоры |
|
|
|
|
|
|
||||
|
|
dn-1 |
… |
|
d2 d1 |
d0 |
|
|
|
Рисунок 46. Сумматор с параллельным переносом
31
Как следует из схемы, в качестве разрядных сумматоров могут быть использованы одноразрядные сумматоры, из которых исключены цепи, формирующие сигнал переноса:
a |
|
|
|
|
|
b |
=1 |
|
|
s |
|
=1 |
|||||
|
|
|
|||
c |
|
|
|
|
|
|
|
|
|
||
|
|
|
|
Рисунок 47. Упрощенный сумматор Формирователь переноса с0 для сумматора в первом разряде имеет
два входа и представляет собой обычный элемент «И». Однако для каждого последующего разряда число входных линий увеличивается на 2 и, соответственно, усложняется схема. В частности, схема формирователя с1 может быть получена обычным образом:
|
|
|
|
|
|
|
|
Таблица 7 |
|
|
|
Карта Карно формирователя с1 |
|
||||
|
с1 |
|
|
|
а1а0 |
|
||
|
|
00 |
01 |
|
10 |
11 |
||
|
|
|
|
|
||||
|
|
00 |
|
0 |
0 |
|
0 |
0 |
b1b0 |
|
01 |
|
0 |
0 |
|
0 |
1 |
|
10 |
|
0 |
0 |
|
1 |
1 |
|
|
|
|
|
|||||
|
|
11 |
|
0 |
1 |
|
1 |
1 |
После небольших |
преобразований |
передаточной |
функции, |
|||||
записанной по карте Карно, реализующая её схема выглядит следующим образом:
а0 |
а1 |
& |
|
b0 |
=1 |
||
|
|||
|
c1 |
||
|
|
b1 |
& |
1 |
|
|
|
|
=1 |
|
&
=1
Рисунок 48. Формирователь переноса с1
32
2.1.3 Сумматор с условным переносом
b7 |
b4 |
b3 |
b0 |
|
a7 |
a4 a3 |
a0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Cвх |
b a c |
+5В b a c |
|
b a c |
4-разрядные |
|||
|
Σ1 |
|
Σ2 |
|
|
Σ3 |
|
c` |
|
|
|
сумматоры |
|||
s |
|
c` |
s |
|
c` s |
||
|
|
|
|
||||
a0 x1 x0 |
a0 |
x7 x4 |
x3 |
…x0 |
|
Мультиплексор |
|
MS |
|
|
|
||||
MS |
|
|
|
|
Cдоп |
(селектор) |
|
|
|
|
|
|
|
|
|
Cвых
|
|
|
|
|
|
|
|
d7 |
d4 d3 |
d0 |
|
Рисунок 49. Сумматор с условным переносом Обычно в качестве 4-х разрядных сумматоров используются схемы
последовательного переноса. В таком случае цепь переносов укорачивается вдвое.
2.1.4 Дешифратор
Дешифратором называют комбинационную схему, преобразующую бинарный код в унитарный. Таким образом, в соответствии со значением, полученным на входах, дешифратор выделяет особым образом (h или l уровнями сигнала) одну из своих выходных линий. Работу дешифратора иллюстрирует условная переключательная схема (рисунок 50).
x0 |
|
+Uп |
y0 |
|
|
||
x1 |
|
|
y1 |
x2 |
|
|
y2 |
|
… |
|
… |
|
|
|
|
xn-1 |
|
|
ym-1 |
|
|
|
|
|
|
m = 2n |
|
Рисунок 50. Принцип работы дешифратора
a0 |
|
u0 |
|
|
|
|
& |
|
|
||
|
|
|
|
|
|
a1 |
|
u |
|
|
|
|
& |
1 |
|
|
|
|
|
|
|
|
|
|
& |
u2 |
a0 |
u0 |
|
|
|
|
|
||
|
|
|
|
a1 DC |
u1 |
|
& |
u3 |
|
|
u2 |
|
|
|
|
u3 |
|
|
|
|
|
|
|
|
а) |
|
|
б) |
|
|
|
|
|
|
|
Рисунок 51. Упрощенная схема дешифратора на два входа (а) и его условное изображение (б)
33
Переключательные функции представленного дешифратора:
u0 = ā1 ·ā0 u1 = ā1 ·a0 u2 = a1 ·ā0 u3 = a1 ·a0
2.1.5 Мультиплексор
Мультиплексор осуществляет передачу данных с одной из нескольких входных линий на единственную выходную. Принцип работы мультиплексора иллюстрирует рисунок 52.
a0 |
|
|
|
a1 … |
|
|
|
am-1 x0 |
|
y |
|
x1 |
… |
|
|
|
|
||
xn-1 |
|
|
|
|
n = 2m |
|
|
Рисунок 52. Принцип работы мультиплексора |
|||
a |
|
|
|
& |
|
a MUX |
u |
x0 |
1 y |
x0 |
|
|
|
||
& |
|
x1 |
|
x1 |
|
|
|
а) |
|
б) |
|
Рисунок 53. Упрощенная схема |
мультиплексора на два входа (а) и его |
||
условное изображение (б) |
|
||
Переключательная функция представленного мультиплексора:
u= a ·x1 + ā· x0
2.1.6Одноразрядное арифметико – логическое устройство
Арифметико - логическое устройство (АЛУ), как правило, входит в
состав любого процессора и выполняет основной объём обработки данных. Представим максимально простой вариант АЛУ, выполняющий 3 логические операции и одноразрядное сложение (рисунок 54).
34
|
Логическое |
& |
& |
|
Вход переноса |
|
устройство |
|
|
||
|
|
|
|
|
|
|
|
1 |
& |
|
1 Выход |
|
|
=1 |
& |
|
|
А |
|
|
|
=1 |
|
|
|
|
|
=1 |
|
|
|
|
|
|
|
B |
|
|
|
|
& |
|
Дешифратор |
& |
|
|
& |
|
команд |
|
|
||
|
|
|
|
||
|
|
|
|
|
|
F0 |
|
& |
|
|
1 |
|
|
|
|
& |
|
|
|
|
|
|
F1 
&
Сумматор
&
Выход переноса
Рисунок 54. Упрощенная схема АЛУ Обозначения на схеме АЛУ:
А, В - входные разряды
F1, F0 – команда: o 00 - А «и» В
o - А «или» В
o 10 - А «исключающее или» В
o11 - А + В
2.1.7Компаратор
Компаратором называют устройство поразрядного сравнения двух входных слов. Серийно выпускаются компараторы с тремя выходами : равно,
больше, меньше :
|
|
|
|
x0 CMP |
z0 |
||||
|
|
|
|
x1 |
= |
||||
|
|
|
|
|
|
|
|||
|
|
|
|
|
xn-1 |
> |
z1 |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
y0 |
|
z2 |
|||
|
|
|
|
y1 |
< |
||||
|
|
|
|
|
|
|
|||
|
|
|
|
|
yn-1 |
|
|
|
|
|
|
|
|
||||||
|
Рисунок 55. Условное обозначение компаратора |
||||||||
|
|
|
|
|
|
|
|
|
Таблица 8 |
Карта Карно одноразрядного компаратора на равенство |
|||||||||
|
|
= |
|
|
|
х |
|
||
|
|
|
|
0 |
|
1 |
|
||
|
|
|
|
|
|
|
|
||
|
y |
|
0 |
|
|
1 |
|
0 |
|
|
|
1 |
|
|
0 |
|
1 |
|
|
|
|
|
|
|
|
|
|||
Передаточная функция:
z = x0 · y0 + (1-x0) · (1-y0)
Пример двухразрядного компаратора на операцию равенства представлен на рисунке 56.
35
x0 |
|
z |
x1 |
=1 |
|
|
|
|
y0 |
|
& |
=1 |
|
|
y1 |
|
|
|
|
Рисунок 56. Двухразрядный компаратор равенство Примечание: для данной схемы сформируйте карту Карно и получите передаточную функцию (самостоятельно).
2.1.8Мажоритарный элемент
Вобщем случае мажоритарным элементом называется комбинационная схема с нечетным количеством входов, выходной сигнал которой соответствует значению, поданному на большинство входов. Вырожденным мажоритарным элементом является элемент 2И.
Рисунок 57.1 Мажоритарный элемент
Разновидностью мажоритарного элемента является схема формирования признака четности:
x0 |
=1 |
|
|
|
|
|
x1 |
|
=1 |
|
x0 |
Par |
y |
|
|
x1 |
|
|||
x2 |
=1 |
|
|
|
|
|
|
|
PF |
|
|
||
x3 |
|
|
=1 |
|
|
|
|
|
х7 |
|
|
||
x4 |
|
|
|
|
|
|
=1 |
|
|
|
|
|
|
|
|
|
|
|
|
x5 
=1
x6 =1 x7
Рисунок 57.2 Схема и условное изображение формирователя признака чётности
2.2 Элементарные цифровые автоматы
Элементарные цифровые автоматы или триггеры делятся на следующие типы:
Статические
oАсинхронные;
oСинхронизируемые; 
Динамические
oОднотактные (CR – цепочка; схема ограничения времени импульса);
oДвухтактные (master/slave);
36
По реализуемым операциям (или по набору входных сигналов) триггеры также могут быть :
RS (reset - сброс, set - установка);
CRS (clock/control – такт/управление );
D (data/ delay данные/задержка);
T (toggle – переключатель);
JK (jerk – толчок, kill - уничтожение).
Основу любого триггера составляет т.н. последовательностная схема, которая может принимать одно из двух стабильных состояний:
Рисунок 58. Последовательностная схема Для управления состояниями данной схемы инверторы заменяют на базисные элементы и получается асинхронный триггер.
2.2.1 Асинхронный RS-триггер
Недостатком асинхронного RS – триггера является наличие т.н. запрещённого состояния или недопустимой комбинации входных сигналов. Конкретное сочетание установочных входов при этом зависит от того на каком базисе выполнен триггер.
S
1 |
Q |
S |
T |
Q |
|
|
|
||
1 |
Q |
R |
|
Q |
|
|
|||
|
|
|
|
R
Рисунок 59. Схема, упрощенное изображение и временные диаграммы сигналов асинхронного RSтриггера на базисе Пирса
Таблица 9
Операционная таблица RSтриггера на базисе Пирса
R |
S |
Qn+1 |
0 |
0 |
Qn |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
Запрещённое состояние |
S |
|
|
|
|
& |
Q |
S |
T |
Q |
|
|
|
||
& |
Q |
R |
|
Q |
|
|
|||
|
|
|
||
R |
|
|
|
|
Рисунок 60. Схема и упрощенное изображение асинхронного RSтриггера на базисе Шеффера
Таблица 10 37
Операционная таблица RSтриггера на базисе Шеффера
R |
S |
Qn+1 |
0 |
0 |
Запрещённое состояние |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
Qn |
2.2.1 Статический синхронизируемый RS-триггер
S |
& |
|
|
|
|
|
|
& |
Q |
S |
|
|
|
|
|
T |
Q |
|||
C |
|
|
|
|
|
|
|
|
|
C |
|
|
|
|
& |
& |
Q |
R |
|
Q |
R |
|
|
|
|
||
|
|
|
|
|
|
Рисунок 61. Схема, условное изображение и временные диаграммы сигналов CRS – триггера на базисе Шеффера
Таблица 11 Операционная таблица CRS – триггера на базисе Шеффера
C |
R |
S |
Qn+1 |
0 |
любой |
любой |
Qn |
1 |
0 |
0 |
Qn |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
Запрещённое состояние |
2.2.2 Статический JK – триггер
J |
|
|
|
|
|
& |
& |
Q |
J |
|
Q |
|
T |
||||
|
|
||||
C |
|
|
C |
|
|
|
|
|
|
||
& |
& |
Q |
K |
|
Q |
|
|
|
|
|
|
K |
|
|
|
|
|
Рисунок 62. Схема и условное изображение JK – триггера на базисе Шеффера
Таблица 12
38
Операционная таблица JK – триггера на базисе Шеффера
C |
J |
K |
Qn+1 |
0 |
любой |
любой |
Qn |
1 |
0 |
0 |
Qn |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
(1-Qn) |
2.2.3Динамический однотактный CRSтриггер
2.2.3.1С входной СR - цепью
Первым вариантом CRS – триггера с динамическим управлением считается схема с дифференцирующим каскадом. Как известно, схема CR – фильтра выполняет дифференцирование входного напряжения:
Uвых(t) = d/dt(Uвх(t));
τ = Rф Сф << tи;
Uвых(t) = U0 e-t/τ,
где U0 - значение напряжения при t = 0.
|
|
t и |
|
|
Uвх |
|
|
U0 |
|
Cф |
|
Uвх |
|
Uвых |
|
Rф |
t |
|
|
Uвых
U0
2 В |
5/2,718 = 1,83В |
|
|
|
t |
τ
Рисунок 63 . Схема и графики сигналов CR - фильтра Примечание. Работу CR – цепи можно объяснить вторым правилом коммутации :
Uc(-0) = Uc(0+)
Всё приложенное к ёмкости входное напряжение в первый момент времени передаётся на выход (ёмкость в момент смены напряжения ведёт себя, как закоротка).
39
S |
& |
|
|
|
|
Cф |
& |
Q |
S T |
|
|
|
Q |
||||
C |
|
|
|
|
|
|
|
|
C |
|
|
Rф |
|
|
|
|
|
|
& |
|
|
|
|
|
& |
Q |
R |
Q |
|
R |
|
||||
|
|
|
|
||
|
|
|
|
|
|
|
а) схема |
|
|
б) условное обозначение |
|
Рисунок 64. Динамический однотактный CRSтриггер
Таблица 13
Операционная таблица CRS - триггера
C |
R |
|
|
|
|
|
|
S |
|
|
|
|
|
Qn+1 |
1->0 |
любой |
|
|
|
|
|
|
любой |
|
|
|
|
|
Qn |
0->1 |
0 |
0 |
|
|
|
|
|
Qn |
||||||
0->1 |
0 |
1 |
1 |
|||||||||||
0->1 |
1 |
0 |
0 |
|||||||||||
0->1 |
1 |
1 |
|
|
|
|
|
Запрет |
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
а) по прямому фронту |
б) по обратному фронту |
Рисунок 65. Обозначения динамических входов
2.2.3.2 Схема ограничения длительности импульса
Иным вариантом ограничения продолжительности управляющего импульса является схема, состоящая из инвертора и компаратора:
40