25.Каскадное соединение дешифраторов.
Рассматриваемая группа из 5 дешифраторов, соединенных в два каскада работает как один дешифратор 4 на 16.
Два старших разряда адреса А3 и А2 расшифровываются дешифратором 2 на 4 – это схема DD1.
По входам Е управляет четырьмя дешифраторами второго каскада. Младшие разряды адреса А0 и А1 поступают на все дешифраторы второго каскада, но открытым по входу Е оказывается лишь одни из всех, ему будут принадлежать возбужденные выходы, так при поступлении кода 011 и дешифратора DD1. активный сигнал появится на выходе Q1 и по входу Е будет открыт дешифратор DD3, остальные дешифраторы второго каскада будут заперты. Разряды адреса А1 и А0 вызовут появления 0 на выходе Q3 дешифратора DD3, т.е. на выходе 7 всего каскадного дешифратора, что соответствует заданному адресу.
Рассматриваемый принцип дешифратора используется при рассмотрении дешифратора на много входов. В общем случае много разрядный адрес можно разбить на группы различными способами и каждому способу будет соответствовать свой вариант схемы многокаскадного дешифратора (необязательно двухкаскадного).
26. Мультиплексоры
Мультиплексор – многофункциональный узел, осуществляющий… одного из нескольких входов к выходу. Номер выбранного входа, соответствует коду поданному на адресные входы. Мультиплексоры также как и дешифраторы имеют входы разрешения Е. Иногда выход мультиплексора делают инверсным. В составе ряда серий выпускаются микросхемы много разрядных мультиплексоров, т.е. в одном корпусе размещаются несколько мультиплексоров, объединенных адресными входами. Работу мультиплексора рассмотрим по временной диаграмме.
E |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
A0 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
A1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
D0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
D1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
D2 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
D3 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Y |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
Состояние выхода мультиплексора в зависимости от сигналов на его входах можно представить в виде логического выражения:
Построенная по данному выражению схема мультиплексора имеет вид:
