- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
1.2.7. Организация многоблочной оперативной памяти.
Такая организация, как и иерархия памяти, позволяет повысить быстродействие.
ОЗУ большой емкости обычно выполняют в виде отдельных блоков (модулей) емкостью ЗУ до 64 Мбит, в которые входят РгА и РгС (числа). Если в ЗУ 2m блоков, в каждом из которых 2к слов, то суммарная емкость:
2к+m слов.
Код адреса имеет следующую структуру:
Рис. 1.2.7.1
Структура управления таким ЗУ имеет вид:
Рис. 1.2.7.2
В функциональном отношении такие ЗУ можно рассматривать как одно с быстродействием одного блока.
Совмещение работы во времени разных блоков ЗУ возможно при условии, что каждое последующее обращение происходит к другому (следующему!) по номеру блоку ЗУ. Можно ожидать, что при выполнении некоторой программы адреса команд и операндов возрастает на единицу. В связи с этим, нумерация ячеек в секционированной памяти осуществляется в соответствии с правилом – обращение к одной секции (блоку) производится через 2m –1 обращений к ЗУ. Такая организация именуется расслоением памяти.
Максимальное число одновременно выполняемых к памяти обращений называется коэффициентом расслоения. Все это возможно при условии, что, непосредственно после формирования и передачи адреса в блок, допустимо до появления сигнала z (окончание цикла обращения), а переходить к исполнению следующих запросов.
Основные проблемы: организация условных и безусловных переходов и размещение информации в памяти для получения наибольшего эффекта.
<61>
Итак, как организовать обращение в многоблочной ОП?
Такая организация теоретически способна в l раз при наличии l блоков увеличить производительность памяти.
Есть несколько способов организации:
1 способ: Программную информацию – в один блок (№ 0), данные – в другие (№№ 1, 2, 3, ), причем сделать так, чтобы разные каналы ввода/вывода обращались к разным блокам. Но это усложняет систему распределения памяти, поэтому такой способ – только в специализированных ЭВМ, с четко установленным списком алгоритмов.
2 способ. Расслоение памяти за счет расслоения адресов. В самом деле, обычно при чтении и записи обращаются к командам в последовательные ячейки ОП: ,+1, … и , , … То же и для каналов ввода/вывода: данные в ,+1, Но тогда стоит слова с адресами обращений ,+1, +2, размещать соответственно в блоках 0, 1, 2, Это будет возможно при использовании адресов вида:
Рис. 1.2.7.3
где В – m-разрядный адрес блока;
А – k-разрядный адрес ячейки в блоке.
Для 4-х блочной ОП в нулевом блоке содержатся ячейки с адресами 0, 4, 8, ; в первом – 1, 5, 9, 13 и т.д.
Интересно посмотреть, каковы реальные значения коэффициентов расслоения. В зависимости от классов решаемых задач
для 2- блочной ОП – коэффициент – |
1,2 – 1,3 |
4 - |
1,7 – 2,2 |
8 - |
3,4 – 4,2 |
<62>