- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
1.2. Оперативные запоминающие устройства.
1.2.1. Общие принципы организации озу.
Ныне ОЗУ строятся на принципах СБИС. Какие-либо другие типы ОЗУ – почти абсолютная экзотика.
В современных полупроводниковых интегральных схемах обеспечен режим считывания без разрушения информации, но для сохранения информации зачастую необходимо постоянное питание.
<41>
Элемент физической среды, использующийся для хранения единицы информации, именуется элементом памяти.
В этом определении неявно подразумевается, что элемент памяти хранит 1 (всего один!) бит.
Совокупность элементов памяти называется запоминающей средой или запоминающим массивом. В этом понятии не определена структура совокупности, правила распределения элементов в массиве.
В настоящее время в подавляющем большинстве случаев используются элементы памяти (ЭП), пригодные для запоминания двоичного кода. Именно этим в главной степени и определяется применение в ЦВМ двоичных систем счисления.
ЭП объединяются в ячейки памяти (ЯП), служащие для хранения машинного слова определенной длины. Количество битов в ЯП называется разрядностью памяти. ЯП объединяются обычно в конструктивную единицу, именуемую блоком памяти. Предполагается, что в каждый момент времени обращение может производиться только к одной ячейке блока памяти.
ОЗУ относятся к классу ЗУ с произвольной выборкой; для них практически неограниченным является срок хранения информации с весьма малыми затратами энергии (или почти без затрат).
<42>
Поясним организацию ОЗУ с произвольным доступом по структурной схеме:
Рис. 1.2.1.1
(1) Блок памяти (БП), служащий для хранения N штук n-разрядных слов (запоминающая часть, структурно организованная запоминающая среда);
(2) Адресная часть, служащая для организации поиска по заданному адресу ячейки, к которой производится обращение;
РгА – регистр адреса, предназначен для приема кода адреса с кодовых шин адреса (КША) и врéменного хранения этого кода в течение одного периода обращения;
Дш – дешифратор кода адреса;
ФА – адресные формирователи. Дш и ФА предназначены для выявления и возбуждения ЯП, к которым происходит обращение.
(3) Числовая или разрядная часть с двойной функцией:
для приема записываемых в ОЗУ слов;
для выдачи считанных слов (чисел);
состоит из n-разрядного регистра чисел (РгЧ) или регистра слов (РгС), усилителей считывания (УС) и разрядных формирователей записей (ФР):
РгЧ – для приема числа с кодовых шин числа (КШЧ) или данных (КШД), хранения в течение периода обращения и передачи числа на ФР, а также для считанного числа с УС, временного хранения и, далее, передачи в КШЧ при считывании.
УС – для выделения сигналов из помех и различного рода наводок, а также их усиления до уровня стандартных сигналов логических элементов.
ФР – вырабатывает сигналы для записи информации в блок памяти.
(4) Блок местного управления (БМУ), вырабатывающий различные последовательности импульсов для управления работой всех узлов ЗУ.
<43>
Рассмотрим работу ЗУ с произвольным доступом в режимах записи и считывания информации.
Запись. В ЗУ должны поступить:
-
сигнал (разрешения) записи – ЗП
-
код адреса
-
код записываемого слова
Далее удобно рассмотреть диаграмму:
Рис. 1.2.1.2
Наиболее просто представить эту процедуру так, что сигнал с выходных шин дешифратора возбуждает соответствующую ячейку БП (открывает входные цепи записи). Информация же, которая должна быть записана, поступает в РгС и, далее, в зависимости от кода возбуждаются разрядные формирователи (и цепи записи).
Считывание. Адресная часть работает аналогично.
Рассмотрим диаграмму:
Рис. 1.2.1.3
Сложность здесь связана почти исключительно с режимом регенерации (если считывание происходит с разрушением). Но режим регенерации идентичен режиму записи.
Подчеркнем, что в режимах записи и считывания передача информации должна быть строго синхронизирована. Эту задачу решает БМУ, который в свою очередь управляется сигналами ЗП и СЧ, и формирует в определенные моменты времени (следовательно он должен как-то исчислять время!) на разные узлы сигналы С1 – С6.
<44>