- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
5.4.2. Умножитель/накопитель mac.
Это операционное устройство обеспечивает высокоскоростное умножение, умножение с накоплением (или вычитанием) результата, «насыщение» и очистку результата.
Структурная схема MAC показана на рис.5.8.
Операционная схема умножителя имеет два входных 16-битных порта X и Y и один 32-битный выходной порт результата P. Результат умножения (32-разрядное произведение) поступает на 40-битный сумматор, который прибавляет или вычитает результат умножителя к регистру результата MR. Ширина регистра результата MR составляет 40 бит; он состоит из трёх регистров: двух 16-битных MR0 и MR1 и 8-битного MR2. Сумматор совместно с регистром MR имеют такую ширину для того, чтобы допустить промежуточные переполнения при выполнении нескольких операций подряд. Флаг переполнения умножителя MV (multiplier overflow) устанавливается, если значащие разряды появились выше 32-битной границы регистра MR.
Входные и выходные регистра устройства MAC, а также режимы записи/чтения в них аналогичны таковым для ALU.
Результат работы сумматора загружается либо в регистр обратной связи MF, либо в регистр результата MR. Регистр обратной связи MF позволяет использовать биты 16 – 31 результата непосредственно как операнд Y в следующем цикле. 40-битный регистр результата MR обеспечивает прямую загрузку любого из трёх регистров MR0, MR1 и MR2 через шину DMD или запись их содержимого через шину DMD или шину промежуточных результатов R.
MAC, аналогично ALU, содержит второй (теневой) банк регистров, что «тенью» показано на рис.5.8.
Выбор определяется битом 0 регистра состояния процессора MSTAT.
Список операций MAC:
R = X*Y - умножить X на Y;
R = (MR) + X*Y - добавить произведение X*Y к содержимому регистра MR;
R = (MR) – X*Y - вычесть произведение X*Y из содержимого регистра MR;
R = 0 - очистка регистра результата MR.
MAC обеспечивает два стандартных режима выполнения своих операций: дробный (для чисел в формате 1.15) и целый (целые числа, формат 16.0). Режим выбирается 4-м битом регистра состояния MSTAT: 1 в разряде – целочисленный режим, 0 – дробный.
В дробном режиме формат 32-битного выходного порта P поддерживает знаковое расширение и сдвиг содержимого на 1 бит влево перед добавлением в (вычитанием из) MR. Это означает, что 31-й бит порта P соответствует 32-му биту регистра MR (нулевому биту регистра MR2), нулевой бит порта P соответствует 1-му биту регистра MR (биту 1 регистра MR0), а младший, нулевой, бит регистра MR просто очищается; старшие семь разрядов регистра MR2 заполняются знаком (содержимым 31-го бита порта P).
В целочисленном режиме 32-битный результат выходного порта P при подаче в регистр MR не сдвигается. Все восемь разрядов регистра MR2 заполняются знаком порта P.
Для реализации вычислений с повышенной точностью MAC позволяет осуществлять любые комбинации форматов операндов X и Y: умножить знаковое на знаковое (SS), беззнаковое на знаковое (US), беззнаковое на беззнаковое (UU), знаковое на беззнаковое (SU). Форматы операндов записываются как часть инструкции и динамически выбираются из каждой инструкции умножения.
Особые режимы в MAC.
Сумматор генерирует флаг переполнения MV, засылаемый в регистр признаков результата («арифметического состояния») ASTAT после выполнения устройством каждой операции. Этот флаг устанавливается в 1 в случае, если результат суммирования/вычитания, интерпретируемый как число с дополнением до 2, приводит к переносу из регистровой пары MR0/MR1. Другими словами флаг MV устанавливается в 1, если верхние девять бит регистра MR не все одновременно равны 0 или 1.
В регистре MR может выполняться операция «насыщения», т.е. в регистре устанавливается максимальное положительное или отрицательное число при переполнении. Операция определяется флагом MV и знаковым битом регистра MR2:
Флаг MV Старший Результат после насыщения
бит MR2
0 0 без изменений
0 1 без изменений
1 0 00000000 01111111111111111111111111111111
1 1 11111111 10000000000000000000000000000000
«Насыщение» в MAC – это операция (в отличие от ALU, где это режим). Выполнение этой операции необходимо использовать после умножений с накоплением так, чтобы предварительные результаты не вызывали насыщения, ибо это приведёт к потере точности.
Переполнение выше 40-го бита регистра MR не должно допускаться. Знак числа при этом теряется безвозвратно, и насыщение может получить совершенно противоположный результат. Но требуется более 255 простых переполнений MV, чтобы такое могло случиться.
Устройство имеет возможность округлять 40-битный результат R до 16-битного. Округление должно быть указано в команде с помощью опции RND. Округлённый результат направляется в регистр MR или MF. Когда происходит округление с регистром MR в качестве выходного, содержимое MR1 является округлённым 16-битным результатом.