5.2.1. Общие сведения о составе функциональных устройств

Каждый процессор семейства содержит три независимых полнофункциональных операционных устройства: арифметико-логическое устройство (arithmetic/logic unit – ALU), умножитель-накопитель (multiplier/accumulator – MAC) и устройство «барабанного» сдвига (barrel shifter – SHIFTER). Операционные устройства работают с 16-разрядными данными нескольких форматов и обеспечивают аппаратную поддержку вычислений с различной точностью.

Вторая важная функциональная составляющая – генераторы адресов. Процессоры содержат два выделенных генератора адресов данных и генератор адресов инструкций (команд). Генераторы обеспечивают адреса для доступа как к внутренней, так и ко внешней памяти. Генератор адресов инструкций поддерживает условное ветвление в одинарном цикле, т.е. обеспечивает исполнение цикло без замедления на ветвление. Два генератора адресов данных позволяют исполнять двухадресные команды за один цикл.

В семействе процессоров ADSP21xx используется модифицированная Гарвардская архитектура, в которой память данных хранит данные, а память программ хранит как программы, так и данные. Во всех процессорах семейства кроме одного (самого первого – ADSP 2100, ныне не используемого) имеется память на кристалле, которая отображается на часть общего адресного пространства данных и программ. Быстродействие этой памяти позволяет процессору в течение цикла считать 2 операнда из памяти данных и инструкцию из памяти команд (программ).

Последовательные порты (Serial PORT – S-PORT) обеспечивают полный последовательный интерфейс с аппаратурой сжатия/восстановления данных и позволяют вести обмен с большим кругом стандартных последовательных устройств. Каждый S-PORT может работать с синхронизацией от внутреннего таймера или тактироваться извне.

Программируемый таймер/счетчик с 8-битным масштабированием обеспечивает периодическую генерацию внутренних прерываний.

Порт интерфейса с хост-процессором (HIP) позволяет осуществлять прямое соединение (без дополнительных логических схем) с главным процессором. Порт имеет 16 выводов данных и 11 интерфейсных выводов, что обеспечивает высокую гибкость и простое подключение к универсальным процессорам (например Motorola 68000, Intel 8051 и другим) или ADSP2100.

Аналоговый интерфейс, включенный в состав, например, микросхемы ADSP21msp50, обеспечивает специальную логику работы со смешанными аналого-цифровыми сигналами. Встроенная схема включает в себя ЦАП, АЦП, цифровой и аналоговый фильтры и параллельный интерфейс.

Исполнение команд процессорами семейства ADSP21xx демонстрирует довольно высокую степень параллелизма для приложений ЦОС. За один командный цикл процессор семейства может

- сгенерировать адрес следующей команды;

- загрузить из памяти следующую инструкцию (команду);

- произвести одну или две пересылки данных;

- обновить один или два указателя данных;

- произвести вычисление (включая исполнение сложных операций).

Кроме того в том же цикле при наличии соответствующего интерфейсов у микросхемы

- получить и/или передать данные через последовательные порты;

- получить и/или передать данные через порт интерфейса с хост-процессором;

- получить и/или передать данные через аналоговый интерфейс.

В процессоре семейства ADSP21xx операционные устройства с памятью соединяют 4 шины: шина адреса памяти данных, шина данных памяти данных, шина адреса памяти инструкций, шина данных памяти инструкций. При этом наружу микросхемы выведены только 2 шины: шина адреса памяти и шина данных памяти, которые могут быть использованы для доступа как к памяти данных, так и к памяти инструкций.

Внешние устройства могут получать контроль (управление) над шинами с помощью сигналов BR (Bus Request – запрос шины, активный низкий) и BG (Bus Grant – предоставление шины, активный низкий). При этом процессоры могут продолжать работу с со своей внутренней памятью в то время как внешняя шина предоставлена другому процессору, если не требуется доступ к внешней памяти. Процессоры поддерживают периферийные устройства с отображением их регистров на адресное пространство памяти и с программированием времени тактов ожидания.

Схема загрузки внутренней памяти позволяет загружать внутреннюю память инструкций автоматически после аппаратного сброса. Загружать инструкции можно либо с ПЗУ через интерфейс с памятью, либо от хост-процессора через его интерфейс.

Процессоры семейства отличаются своей реакцией на прерывания. Генератор адресов инструкций позволяет реагировать на них практически без задержки. Прерывания могут быть вложены без создания дополнительной задержки. Внешние прерывания могут быть сконфигурированы по спаду или по уровню. Таймер, последовательные порты, порт HIP и аналоговый интерфейс могут генерировать сигналы внутренних прерываний.

За очень малым исключением все процессоры семейства имеют один унифицированный набор команд, разработанный для совместимости снизу вверх с более поздними устройствами.

Список инструкций обеспечивает гибкость пересылок данных. При этом многофункциональные арифметические инструкции комбинируются с одной или двумя пересылками за один командный цикл.

Построение системы команд (инструкций) и скорость их исполнения ориентированы на производительность для задач ЦОС. Именно с этой целью поддерживаются

- быстрая и гибкая арифметика (умножение, умножение с накоплением, большой объем сдвигов и стандартные арифметико-логические операции в течение одного цикла);

- расширенный диапазон результатов умножения с накоплением в MAC (для алгоритмов ЦОС!); специальная 8-битовая защита от переполнений в этих операциях;

- специальные инструкции для масштабирования чисел с плавающей запятой;

- загрузка двух операндов одном цикле, где бы ни находились данные во внутренней или внешней памяти;

- аппаратно реализованные кольцевые буферы с помощью обработки циклического перехода указателя;

- организация через генератор адресов инструкций циклов и переходов без дополнительных циклов ожидания;

- специальные операции для вычисления примитивов деления, для арифметики с плавающей запятой;

- организация реверса бит адреса (поддержка алгоритма БПФ) и др.