- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
5.3.2. Интерфейс с памятью программ.
Процессоры семейства адресуют 16К 24-битных слов памяти программ (до 2К на чипе). Процессор выдает 14-битный адрес на 14-битную шину адреса памяти инструкций PMA, которая выведена наружу чипов для доступа к внешней памяти. Инструкции или данные из памяти программ передаются по 24-битной шине данных памяти инструкций PMD, которая выведена наружу. Для исполнения инструкций, которые требуют одновременно доступа к внешней памяти инструкций и к внешней памяти данных, данные из памяти инструкций читаются первыми, а затем данные из памяти данных. Сигнал PMS (выбора памяти данных) указывает на то, что на шину адреса поступил адрес памяти инструкций.
Две управляющие линии устанавливают направление передачи данных. Сигнал RD - чтение данных (активный низкий) указывает на процесс чтения из памяти; сигнал WR – запись данных (активный низкий) указывает на процесс записи в память.
Доступ к памяти на чипе не затрагивает внешних шин. Сигналы PMS, DMS, RD и WD остаются высокими, а шины адреса и данных находятся в третьем состоянии.
Внешняя память инструкций имеет программируемое поле циклов ожидания памяти инструкций PWAIT в регистре управления. После включения там по умолчанию находится значение соответствующее 7 циклам ожидания.
В зависимости от состояния входа MMAP адресное пространство памяти инструкций отображается по-разному:
- при MMAP=0 во время загрузки первые 2К занимает внутренняя память, а потом идут внешние 14К памяти;
- при MMAP=1 – наоборот.
Если процессор работает только с памятью на чипе, то он может загружать в операционные устройства 2 операнда и загружать следующую инструкцию в одном цикле. Также возможно загружать один из этих трех операндов из внешней памяти без потери производительности.
5.3.3. Интерфейс с памятью данных.
Процессоры семейства адресуют 16К 16-битных слов памяти данных (512 или 1024 слова на чипе). Память данных на чипе всегда начинается с адреса 0х3800; регистры управления процессором отображаются на старшие адреса адресного пространства: 0х3C00 – 0х3FFF. Первые по номерам адресов 14К слов адресного пространства доступны для хранения дополнительных данных вне процессора.
Данные передаются по старшим 16 битам 24-битной шины PMD, которая выведена наружу. Сигнал DMS –выбора памяти данных (активный низкий) указывает на то, что на шину адреса поступил адрес памяти данных.
Две управляющие линии устанавливают направление передачи данных: RD - чтение данных (активный низкий) и сигнал WR – запись данных (активный низкий).
Доступ к внешней памяти данных аналогичен доступу к внешней памяти инструкций.
Адресное пространство памяти данных представлено на рис.5.5.
Каждая из пяти областей (разной длины) внешней памяти имеет своё программируемое количество циклов ожидания DWAITi (i = 0 – 4). Это сделано для того, чтобы использовать зоны адресного пространства не только с разными чипами памяти, но и для работы с периферийными устройствами разной производительности. Регистры периферийных устройств и любых схем памяти отображаются на общее адресное пространство. Регистр управления тактами ожидания имеет пять отдельных 3-битных полей DWAITi (кодируется от 0 до 7 циклов) для соответствующих зон памяти.
При использовании сигналов запроса шины BR и предоставления шины BG процессор может отдавать управление внешними шинами, предоставляя доступ внешним устройствам, например хост-процессору.
Если включен особый GO-режим, то процессор продолжит исполнять инструкции с использованием исключительно внутренней памяти. Если же GO-режим выключен, то процессор всегда останавливается перед предоставлением шины. Последовательные порты и HIP-порт остаются активными во время предоставления шины, безразлично останавливался ли процессор или нет. На период предоставления внешней шины (по запросу BR – активный низкий и установке BG – активный низкий) сигналы WR, RD, PMS, DMS и BMS устанавливаются в третье состояние. Если процессору и приходится останавливаться, то его внутреннее состояние не меняется предоставлением шины. После удовлетворения и снятия запроса нормальная работа процессора продолжается с того места, где она была прервана.