- •Составитель: Валерий Анатольевич Засов
- •Рецензенты: генеральный директор научно-производственного центра «Информационные и транспортные системы», д.Т.Н., профессор с.В. Архангельский
- •Оглавление
- •1.Принципы организации классической эвм
- •2.Структурная организация процессора
- •3.Принципы организации и программирование
- •4.Принципы организации и программирование
- •5.Структурная организация современных
- •Приложение 1.Список основных команд микропроцессора i8080
- •1.Принципы организации классической эвм и определение микропроцессорной системы
- •1.1.Принципы организации эвм Дж. Фон-Неймана
- •1.2.Определение микропроцессора и микропроцессорной системы
- •1.3.Понятие архитектуры микропроцессорной системы
- •1.4.Структура типовой микропроцессорной системы
- •1.4. Командный цикл и его фазы
- •Контрольные вопросы и задания
- •2.2.Устойство управления с аппаратной логикой
- •2.3.Устройство управления с программируемой логикой
- •2.4.Функция и структура арифметико-логического устройства
- •2.5.Система команд процессора и способы адресации
- •Контрольные вопросы и задания
- •3.Принципы организации и программирование
- •3.1.Структурная схема 8-разрядного микропроцессора
- •3.2.Программная модель 8-разрядной микропроцессорной системы
- •3.3. Способы адресации данных в 8-разрядной микропроцессорной системе
- •3.4.Программирование на ассемблере 8-разрядного микропроцессора
- •3.5. Инструментальные средства разработки и отладки программ для 8-разрядных микропроцессоров
- •3.6. Пример решения задачи
- •3.7.Функциональная схема ядра 8-разрядной микропроцессорной системы
- •Контрольные вопросы
- •4. Принципы организации и программирование
- •4.1. Структурная схема микропроцессоров семейства i8086/8088
- •4.2.Функциональная схема центрального процессора на базе микропроцессора i8086/8088
- •Типы циклов шины мп i8086/8088 Таблица 4.2.
- •4.3. Конвейерный метод выполнения команд и направления его развития
- •4.4. Сегментная организация памяти и ее эволюция
- •4.5.Адресное пространство ввода – вывода
- •4.6.Программная модель микропроцессоров i8086/8088 и способы адресации
- •4.7. Описание системы команд 16-разрядного микропроцессора
- •4.8. Основные элементы программ на языке Турбо ассемблер
- •Контрольные вопросы и задания
- •5.Структурная организация современных микропроцессоров
- •5.1.Структура микропроцессора Intel Pentium 4
- •5.2.Структура микропроцессора amd Athlon
- •5.3.Гиперпотоковая технология организации вычислений
- •5.4.Эффективность многоядерной архитектуры микропроцессоров
- •5.5.Регистровые структуры 32-разрядных микропроцессоров
- •5.6.Регистровые структуры 64-разрядных микропроцессоров
- •5.7.Обобщенный формат команд и типы данных
- •Контрольные вопросы и задания
- •6. Организация памяти в микропроцессорных
- •Системах
- •6.1.Назначение, основные параметры и классификация видов памяти
- •6.2. Иерархическая структура памяти мс
- •6.3. Оперативные запоминающие устройства
- •6.4. Постоянные запоминающие устройства
- •7. Интерфейсы микропроцессорных систем
- •7.1. Назначение и функции интерфейсов
- •7.2. Принципы организации и классификация интерфейсов
- •7.3. Система интерфейсов компьютера
- •8.Способы обмена информацией между устройствами микропроцессорной системы
- •8.1. Программно – управляемый обмен и прямой доступ к памяти
- •8.2. Организация прерываний в мс
- •8.3. Циклы шины
- •9. Программируемый периферийный адаптер
- •9.1. Назначение, структурная схема и режимы работы программируемого периферийного адаптера
- •9.2. Управление работой программируемого периферийного адаптера
- •9.3. Примеры программирования периферийного адаптера
- •Признак pc7-pc4
- •Канал а Канал в
- •Контрольные вопросы и задания
- •10. Программируемый интервальный таймер.
- •Организация счета времени и событий
- •10.1.Назначение, структурная схема и программирование таймера.
- •10.2.Режимы работы таймера
- •10.3. Примеры программирования таймера
- •10.4. Организация счета времени и событий в мс
- •Контрольные вопросы и задания
- •Рассмотрим основные блоки программируемого связного адаптера.
- •11.2. Режимы работы связного адаптера
- •11.3. Управление работой и программирование связного адаптера
- •9.4. Особенности программирования асинхронных адаптеров коммуникационных портов компьютеров
- •11.5. Организация обмена между компьютерами по интерфейсу rs-232с
- •Контрольные вопросы и задания
- •Б иблиографический список
- •Список основных команд микропроцессора i8080
- •Список основных команд микропроцессора i8086/8088 и директивы языка Турбо Ассемблер
- •Основные директивы (псевдокоманды) языка
- •Турбо Ассемблер (tasm)
- •Типы символов в tasm
- •Команды передачи данных
- •Арифметические команды
- •Логические команды и команды сдвигов
- •Строковые или цепочечные команды
- •Команды передачи управления
- •Коды условий перехода (сс)
- •Команды управления микропроцессором
4.2.Функциональная схема центрального процессора на базе микропроцессора i8086/8088
Для адаптации к возможно большему применений в МП i8086/8088 предусмотрены два режима работы: минимальный и максимальный. Эти режимы задают соответственно минимальную и максимальную базовые конфигурации центральных процессоров на базе микропроцессора i8086/8088.
Минимальный режим рассчитан на небольшие однопроцессорные системы, в которых все необходимые сигналы управления шиной генерируются непосредственно МП, что минимизирует необходимую логику управления шиной.
Максимальный режим рассчитан на средние и большие системы, которые могут быть мультипроцессорными. В этом режиме сигналы управления шиной генерируются системным контроллером i8288, который использует для этого информацию о типе выполняемого цикла шины, определяемого 3-х битовым кодом состояния на соответствующих выводах МП.
Функциональное назначение восьми выводов МП зависит от режима работы, поэтому выводы имеют двойные обозначения, причем обозначения в скобках соответствуют максимальному режиму. Режим работы определяется сигналом на входе . При =1 – режим работы минимальный и, соответственно, при =0 – максимальный.
Рассмотрим функциональное назначение выводов МП i8086, являющихся общими для двух режимов.
AD15 – AD0 – мультиплексированная (совмещенная) двунаправленная шина адреса/данных, по которой с разделением времени передаются младшие 16 бит адреса памяти (или полные адреса ввода – вывода) и данные. В МП i8088 с 8-разрядной внешней шиной данных линии AD8 – AD15 используются только для передачи адресов, и поэтому обозначаются как А8 – А15.
A19/ST6 – A16/ST3 – мультиплексированная выходная шина адреса/состояния. В первом такте цикла шины на эти выводы выдаются 4 старшие разряда адреса памяти, а при адресации ВУ – нули. В остальных тактах цикла шины МП выдает на эти выводы сигналы состояния ST6 – ST3. Код на линиях S3 и S4 определяет вид сегментного регистра, сигнал на линии S5 соответствует состоянию флага IF разрешения прерываний, а вывод S6 не используется и всегда S6=0.
- разрешение передачи байта данных по старшей половине шины AD15 – AD8 / резервный бит состояния ST7. В МП i8088 с 8-разрядной внешней шиной данных на этом выводе формируется сигнал, логически эквивалентный сигналу состояния .
- строб чтения, идентифицирует выполнение цикла чтения из памяти или внешнего устройства.
RDY – сигнал готовности, указывающий на то, что адресуемое в данном цикле внешнее устройство готово к обмену данными. Если устройство не готово к взаимодействию с МП, оно выдает сигнал RDY=0, и МП переходит в состояние ожидания. В этом случае между тактами Т3 и Т4 цикла шины появляется необходимое число тактов ожидания TW. После установки RDY=1 процессор выходит из состояния ожидания и возобновляет работу.
INTR – сигнал маскируемого запроса прерывания, опрашиваемый МП в конце выполнения каждой команды. Сигнал на вход INTR подается с выхода программируемого контролера прерываний i8259. Если прерывания разрешены (IF=1), МП может перейти к подпрограмме обработки запроса прерывания. Если прерывания запрещены (IF=0), то запрос по входу INTR игнорируется.
NMI – сигнал немаскируемого запроса прерывания, распознаваемый МП по завершению текущей команды независимо от состояния флага разрешения прерывания IF. Этот запрос вызывает прерывание по фиксированному вектору и предназначен для сигнализации о таких критических ситуациях, как аварийное отключение электропитания или ошибках памяти.
- входной сигнал, выполняемый с командой WAIT, которая проверяет уровень сигнала . Если , то МП переходит к выполнению следующей по порядку команды. Если , МП зацикливается и периодически проверяет значение сигнала на этом входе до изменения ситуации. Таким образом, команда WAIT и сигнал обеспечивают синхронизацию работы МП с внешними сигналами: - вход программной проверки, а RDY – вход аппаратной проверки готовности устройств в системе.
CLK- тактовые импульсы частотой 2-5-8-10 МГц, обеспечивающие синхронизацию работы МП.
RESET – сигнал сброса, который переводит блоки МП (сегментные регистры, указатель команд IP, регистр признаков, регистры очереди команд и т.д.) в определенное начальное состояние.
Рассмотрим функциональное назначение остальных выводов МП i8086, используемых для построения центрального процессора, функциональная схема которого приведена на рис.4.2..
ALE – строб адреса, выдаваемый в начале каждого цикла шины для записи кода адреса в регистр – защелку.
- строб данных, выдаваемый в циклах записи и чтения для управления шинными формирователями данных i8286.
- сигнал передача/прием данных, определяющий направление перемещения данных по шине AD. Этот сигнал предназначен для управления шинными формирователями данных i8286.
- сигнал, указывающий на обращение к памяти () или внешним устройствам ().
- строб записи, указывающий на выполнение цикла записи в память или внешнее устройство.
- выходной сигнал подтверждение запроса прерывания. Формируется в ответ на запрос INTR и стробирует чтение вектора прерывания.
HOLD – запрос шины (запрос захвата) от контроллера прямого доступа к памяти.
HLDA – выходной сигнал подтверждение захвата шины. Формируется МП в ответ на сигнал HOLD и указывающий на то, что МП перевел свои шины адреса/данных, адреса/состояния и управления в высокоимпендансное состояние. Таким образом, контроллер прямого доступа к памяти может использовать системную шину самостоятельно.
- сигналы состояния, определяющие тип выполняемого цикла шины в соответствие с табл.4.2. Эти сигналы подаются в системный контроллер i8288, который дешифрирует их и формирует набор управляющих сигналов системной шины. Сигнал логически эквивалентен сигналу , а сигнал - сигналу . Системный контроллер выполнен на базе микросхемы i8288.
QS0, QS1 – сигналы, идентифицирующие состояние внутренней 6 – байтовой очереди команд. Эти сигналы предназначены для арифметического сопроцессора i8087.
- двунаправленные линии запроса/предоставления, которые используются для обмена сигналами между процессорами в мультипроцессорной системе для управления процедурой использования шин.