- •Составитель: Валерий Анатольевич Засов
- •Рецензенты: генеральный директор научно-производственного центра «Информационные и транспортные системы», д.Т.Н., профессор с.В. Архангельский
- •Оглавление
- •1.Принципы организации классической эвм
- •2.Структурная организация процессора
- •3.Принципы организации и программирование
- •4.Принципы организации и программирование
- •5.Структурная организация современных
- •Приложение 1.Список основных команд микропроцессора i8080
- •1.Принципы организации классической эвм и определение микропроцессорной системы
- •1.1.Принципы организации эвм Дж. Фон-Неймана
- •1.2.Определение микропроцессора и микропроцессорной системы
- •1.3.Понятие архитектуры микропроцессорной системы
- •1.4.Структура типовой микропроцессорной системы
- •1.4. Командный цикл и его фазы
- •Контрольные вопросы и задания
- •2.2.Устойство управления с аппаратной логикой
- •2.3.Устройство управления с программируемой логикой
- •2.4.Функция и структура арифметико-логического устройства
- •2.5.Система команд процессора и способы адресации
- •Контрольные вопросы и задания
- •3.Принципы организации и программирование
- •3.1.Структурная схема 8-разрядного микропроцессора
- •3.2.Программная модель 8-разрядной микропроцессорной системы
- •3.3. Способы адресации данных в 8-разрядной микропроцессорной системе
- •3.4.Программирование на ассемблере 8-разрядного микропроцессора
- •3.5. Инструментальные средства разработки и отладки программ для 8-разрядных микропроцессоров
- •3.6. Пример решения задачи
- •3.7.Функциональная схема ядра 8-разрядной микропроцессорной системы
- •Контрольные вопросы
- •4. Принципы организации и программирование
- •4.1. Структурная схема микропроцессоров семейства i8086/8088
- •4.2.Функциональная схема центрального процессора на базе микропроцессора i8086/8088
- •Типы циклов шины мп i8086/8088 Таблица 4.2.
- •4.3. Конвейерный метод выполнения команд и направления его развития
- •4.4. Сегментная организация памяти и ее эволюция
- •4.5.Адресное пространство ввода – вывода
- •4.6.Программная модель микропроцессоров i8086/8088 и способы адресации
- •4.7. Описание системы команд 16-разрядного микропроцессора
- •4.8. Основные элементы программ на языке Турбо ассемблер
- •Контрольные вопросы и задания
- •5.Структурная организация современных микропроцессоров
- •5.1.Структура микропроцессора Intel Pentium 4
- •5.2.Структура микропроцессора amd Athlon
- •5.3.Гиперпотоковая технология организации вычислений
- •5.4.Эффективность многоядерной архитектуры микропроцессоров
- •5.5.Регистровые структуры 32-разрядных микропроцессоров
- •5.6.Регистровые структуры 64-разрядных микропроцессоров
- •5.7.Обобщенный формат команд и типы данных
- •Контрольные вопросы и задания
- •6. Организация памяти в микропроцессорных
- •Системах
- •6.1.Назначение, основные параметры и классификация видов памяти
- •6.2. Иерархическая структура памяти мс
- •6.3. Оперативные запоминающие устройства
- •6.4. Постоянные запоминающие устройства
- •7. Интерфейсы микропроцессорных систем
- •7.1. Назначение и функции интерфейсов
- •7.2. Принципы организации и классификация интерфейсов
- •7.3. Система интерфейсов компьютера
- •8.Способы обмена информацией между устройствами микропроцессорной системы
- •8.1. Программно – управляемый обмен и прямой доступ к памяти
- •8.2. Организация прерываний в мс
- •8.3. Циклы шины
- •9. Программируемый периферийный адаптер
- •9.1. Назначение, структурная схема и режимы работы программируемого периферийного адаптера
- •9.2. Управление работой программируемого периферийного адаптера
- •9.3. Примеры программирования периферийного адаптера
- •Признак pc7-pc4
- •Канал а Канал в
- •Контрольные вопросы и задания
- •10. Программируемый интервальный таймер.
- •Организация счета времени и событий
- •10.1.Назначение, структурная схема и программирование таймера.
- •10.2.Режимы работы таймера
- •10.3. Примеры программирования таймера
- •10.4. Организация счета времени и событий в мс
- •Контрольные вопросы и задания
- •Рассмотрим основные блоки программируемого связного адаптера.
- •11.2. Режимы работы связного адаптера
- •11.3. Управление работой и программирование связного адаптера
- •9.4. Особенности программирования асинхронных адаптеров коммуникационных портов компьютеров
- •11.5. Организация обмена между компьютерами по интерфейсу rs-232с
- •Контрольные вопросы и задания
- •Б иблиографический список
- •Список основных команд микропроцессора i8080
- •Список основных команд микропроцессора i8086/8088 и директивы языка Турбо Ассемблер
- •Основные директивы (псевдокоманды) языка
- •Турбо Ассемблер (tasm)
- •Типы символов в tasm
- •Команды передачи данных
- •Арифметические команды
- •Логические команды и команды сдвигов
- •Строковые или цепочечные команды
- •Команды передачи управления
- •Коды условий перехода (сс)
- •Команды управления микропроцессором
6.3. Оперативные запоминающие устройства
ОЗУ представляют собой устройства памяти с адресной организацией, поэтому обычно обозначаются RAM. Структурная схема типового ОЗУ приведена на рис.6.3. Информация в ОЗУ хранится в матрице, образуемой ячейками памяти (ЯП), расположенными вдоль строк и столбцов. ЯП могут быть статическими и динамическими, что и определяет вид ОЗУ - статические (SRAM) или динамические (DRAM).
Каждая ячейка памяти в зависимости от разрядности шины DI или DO данных ОЗУ может хранить один бит, один байт, одно слово или двойное слово. Кроме того, ЯП снабжена управляющими цепями для установки ячейки в любой из трех режимов: режим хранения, в котором ЯП отключается от входа и выхода ОЗУ; режим чтения, в котором содержащаяся в ЯП информация выдается на выход DO (Data Output); режим записи, в котором в ЯП записывается поступающая со входа DI (Data Input) информация.
Каждая ЯП имеет номер, называемый адресом ячейки. Для поиска требуемой ЯП указывается строка и столбец матрицы, на пересечении которых находится выбираемая ЯП. Адрес ЯП в виде двоичного кода принимаются по шине адреса ADR в регистр адреса. Число разрядов адреса определяется информационной емкостью ОЗУ. Числа строк и столбцов накопителя обычно выбираются равными целой степени двух. Если число строк Nстр = 2n1 и число столбцов Nстолб = 2n2 , то общее число ЯП (емкость ОЗУ)
N = Nстр x Nстолб = 2n1 x 2n2 = 2n1+n2
где n = n1 + n2 – число разрядов адреса, принимаемого в регистр адреса.
Например, при емкости N = 210 = 1024 число разрядов адреса n = 10; при этом, как правило, выбирается n1 = n2 = n/2 = 5, в этом случае число строк и столбцов накопителя равно 25 = 32.
Разряды регистра адреса делятся на две группы: одна группа n1 разрядов определяет двоичный номер строки матрицы, в которой расположена ЯП, другая группа n2 разрядов определяет двоичный номер столбца, в котором расположена выбираемая ЯП. Каждая группа разрядов адреса подается на соответствующий дешифратор: дешифратор строк, формирующий стробы строк RAS (Row Access Strobe), и дешифратор столбцов, формирующий стробы столбцов CAS (Column Access Strobe).
Любое обращение к ОЗУ включает выбор ЯП по ее адресу и затем чтение или запись в выбранную ЯП.
При выборе ЯП каждый из дешифраторов формирует на одном из своих выходов уровень логической 1 (на остальных выходах дешифраторов устанавливается уровень лог. 0). Выбранная ЯП оказывается под воздействием уровней логической 1 одновременно по цепям строки и столбца, поэтому к ячейке становится возможен доступ.
Далее возможны чтение из ЯП или запись в нее, что определяется соответственно значением сигнала на входе .
При чтении (сигнал ) содержимое ЯП выдается на усилитель чтения и с него на выходной регистр и затем на выход DO оперативной памяти. При записи (сигнал ) код со входа DI оперативной памяти поступает во входной регистр, далее через усилитель записи в выбранную ЯП и запоминается в ней.
Процессы записи или чтения происходят в том случае, если на входе выбора кристалла (Chip Select) действует активный уровень логического 0. При уровне логической 1 на этом входе на всех выходах дешифраторов устанавливается уровень логического 0 и оперативная память переходит в режим хранения.
Рассмотрим временные диаграммы сигналов ОЗУ в режимах чтения (рис.6.4.) и записи (рис.6.5.).
При чтении на выходе D0 ОЗУ появляется содержимое выбранной ЯП, которое имеет определенную задержку tзад1 относительно момента подачи адреса и сигнала на вход , связанную с процессами дешифратора адреса и включения выходных цепей выбранной ЯП.
В режиме записи (рис.6.5.) должны быть соблюдены условия, которые исключили бы нарушение содержимого ячеек, к которым не производится обращение. Это обеспечивается тем, что сигнал на вход подается с задержкой tзад2 относительно момента подачи сигналов на входы адреса, и входных данных DI, и снимается сигнал на входе прежде, чем будет снят сигнал в цепи .
О ЗУ большой емкости и разрядности хранимой информации создают из модулей ОЗУ меньшей емкости и разрядности. Например, для увеличения разрядности ЯП у нескольких модулей ОЗУ объединяют соответственно адресные входы, входы управления записью/чтением и входы , а информационные входы DI и выходы DO составляющих модулей используются раздельно. В результате этого разрядность ЯП увеличивается и становится равной сумме разрядностей ЯП составляющих модулей. Для увеличения емкости ОЗУ необходимо использовать дополнительный дешифратор, на входы которого подключают дополнительные разряды адреса, а выходы дешифратора соединяются со входами составляющих модулей для их поочередного использования в составе общего блока ОЗУ.