- •1 Введение
- •2 Основная часть
- •Раздел 1 архитектура и принципы построения эвм
- •Тема 1.1 Основные характеристики эвм
- •Тема 1.2 Общие принципы построения микро эвм
- •1) Протоколы обмена информации
- •2) Протоколы арбитража
- •3) Параллельная и последовательная передачи
- •4) Временная синхронизация процессов в микро эвм.
- •5) Режимы работы микро эвм
- •6) Формирование системной шины микро эвм.
- •Тема 1.3 Классификация средств вт
- •4 Микро эвм (пэвм).
- •Раздел 2. Функциональная и структурная организация эвм
- •Тема 2.1 Внутренняя структура эвм
- •1) Структурная схема эвм. Назначение базовых узлов и их функции.
- •Тема 2.2 Арифметическое логическое устройство (алу)
- •1) Формы представления информации в эвм
- •2) Представление алфавитно-цифровой информации и десятичных чисел
- •1 Классификация алу
- •2 Структура алу
- •Тема 2.3 Центральный процессор (цп)
- •2) Организация работы цп и оп
- •3) Система команд.
- •4) Программы и микропрограммное управления.
- •Тема 2.4 Устройство управления (уу)
- •2) Структурная схема уу
- •3) Способы адресации.
- •1. Прямая адресация.
- •4. Укороченная адресация.
- •4) Принцип организации системы прерываний
- •2. Характеристики системы прерываний
- •6) Маска прерываний
- •5) Прямой доступ к памяти
- •6) Интерфейс системной шины
- •Тема 2.5 Системная память
- •1) Иерархическая организация памяти в эвм.
- •2) Оперативная память
- •5) Основная память
- •6) Виртуальная память
- •1 Основные понятия
- •2 Виртуальная память при страничной организации.
- •3 Виртуальная память при сегментно-страничной организации.
- •7) Постоянная память для хранения bios
- •8) Защита памяти
- •Раздел 3 современные микро эвм
- •Тема 3.1 Технология сверхбыстрых ис и их влияние на архитектуру эвм
- •1) Архитектура эвм Фон-Неймана.
- •2 Раздельное кэширование кода и данных.
- •3 Введение блока предсказания перехода
- •2) Мп и микро эвм
- •3) Структура микро эвм
- •4) Особенности реализации оп в современных микро эвм
- •5) Периферийная организация эвм.
- •6) Мультипроцессорные системы
- •7) Системные ресурсы компьютера
- •Тема 3.2 Многопроцессорные и многомашинные вычислительные системы.
- •1) Общие сведения
- •2) Классификация вс
- •Тема 3.3 Архитектура памяти
- •1) Проблемы короткого машинного слова и архитектурные методы решения этих проблем.
- •2) Архитектура памяти (См. Раздел 2)
- •3) Форматы команд (См. Раздел 3)
- •Тема 3.4 Организация ввода/вывода и системы прерываний
- •1) Пространство ввода/вывода
- •2) Программное управление вводом/выводом
- •3) Ввод/вывод по прерываниям
- •4) Организация пдп
- •Раздел 4. Базовая архитектура 32 разрядных мп на примере i486
- •Тема 4.1 Регистровая структура мп
- •1) Пользовательские регистры мп (16 штук)
- •2) Сегментные регистры
- •3) Указатель команды eip/ip
- •4) Регистр флагов
- •Системные регистры мп i486 (15 штук)
- •1 Регистры pm
- •2 Регистры управления cr0 - cr3
- •3 Регистры отладки dr0 – dr7 – (Debug Registers)
- •4 Регистры проверки tr3-tr5, tr6, tr7.
- •Тема 4.2 Кодирование режимов адресации
- •1) 16 Битная адресация
- •2) 32 Битная адресация – применяется в защищённом режиме
- •Тема 4.3 Управление памятью
- •1 Сегментная организация памяти.
- •1) Общие понятия о сегментации.
- •2) Формат дескриптора сегмента
- •3) Права доступа сегмента ar
- •4) Дескрипторные таблицы
- •5) Селекторы сегментов
- •6) Образование линейного адреса
- •7) Локальная дескрипторная таблица (ldt)
- •8) Особенности сегментации
- •2) Страничная организация памяти
- •1 Структура страниц (лист 7)
- •2 Страничное преобразование адреса.
- •3 Формат элемента таблицы страниц pte
- •Тема 4.4 Защита по привилегиям
- •1) Уровни привилегий
- •2) Определение уровней привилегий
- •3) Привилегированные команды
- •4) Защита доступа к данным
Тема 1.2 Общие принципы построения микро эвм
1) Протоколы обмена информации
Протокол – правило пользования интерфейсом.
Задатчик – это устройство, управляющее обменом информацией с другим устройством – исполнителем.
а) Синхронный обмен (тактируемый) сигналы – CLK.
Задатчик и исполнитель обмениваются информацией на интервале действия импульса синхронизации.
Плюсы: простота реализации, высокое быстродействие.
Минусы: постоянная длительность импульса синхронизации даёт ориентировку на самого медленного исполнителя.
б) Асинхронный протокол (не тактируемый обмен)
Это обмен с каждым исполнителем на той скорости, на которую он рассчитан. Быстродействующий исполнитель получает шину на короткое время, медленный – на большее время, а сам обмен может начинаться в произвольные моменты времени
2) Протоколы арбитража
Арбитр – это схема управления очерёдностью захвата шиной задатчиками согласно их приоритету.
Арбитраж – процедура рассмотрения запросов задатчиков на управление шиной. Арбитр устраняет конфликт на системной шине, при котором несколько задатчиков и исполнителей пытаются одновременно выполнить обмен.
Арбитром является контроллер ПДП, поэтому линиями арбитража являются:
- сигнал HOLD – запрос ПДП на захват шины.
- HLDA – подтверждение захвата шины.
- сигнал BUSY – занято, по которому арбитр указывает, что системная шина занята каким-то задатчиком.
3) Параллельная и последовательная передачи
а) Параллельная передача требует большого количества параллельных проводников между приёмником и передатчиком. Между отдельными проводниками существует электрическая ёмкость, которая возрастаем с увеличением длины шины, что ведёт к возрастанию помех – коротких выбросов напряжения. Приёмник воспринимает помеху как сигнал, поэтому длина шин параллельной передачи один-два метра, кроме того, возникают «перекосы информации» то есть неодновременное поступление всех бит в приёмник. Для борьбы с перекосами применяют синхронный протокол.
б) Последовательная передача (побитная)
- Для передачи в одном направлении используется один провод, а в двух – два. И общий провод – земля. Осуществляется в двух режимах:
1 Синхронная передача используется для передачи больших массивов информации, причём байты данных следуют один за другим побитно, а в начале и в конце массива формируется служебная информация, называемая синхросимволами, которые формирует внешний ГТИ. Для контроля правильности передачи информации используется контрольная сумма всех элементов массива и в каждом байте контроль по паритету
2 Асинхронная передача. Каждый байт следует в произвольный момент времени, то есть асинхронно. Биты в байте идут последовательно друг за другом, но в начале и в конце байта формируются дополнительные биты: стартовый бит, один или два стоповых бита и бит паритета.
Начало передачи определяется по стартовому биту (лог. 0), а конец передачи – по одному, двум стоповым битам – лог 1. и каждый байт контролируется по паритету (чёт или нечёт).
Рисунок 1 – Асинхронная передача