- •1 Введение
- •2 Основная часть
- •Раздел 1 архитектура и принципы построения эвм
- •Тема 1.1 Основные характеристики эвм
- •Тема 1.2 Общие принципы построения микро эвм
- •1) Протоколы обмена информации
- •2) Протоколы арбитража
- •3) Параллельная и последовательная передачи
- •4) Временная синхронизация процессов в микро эвм.
- •5) Режимы работы микро эвм
- •6) Формирование системной шины микро эвм.
- •Тема 1.3 Классификация средств вт
- •4 Микро эвм (пэвм).
- •Раздел 2. Функциональная и структурная организация эвм
- •Тема 2.1 Внутренняя структура эвм
- •1) Структурная схема эвм. Назначение базовых узлов и их функции.
- •Тема 2.2 Арифметическое логическое устройство (алу)
- •1) Формы представления информации в эвм
- •2) Представление алфавитно-цифровой информации и десятичных чисел
- •1 Классификация алу
- •2 Структура алу
- •Тема 2.3 Центральный процессор (цп)
- •2) Организация работы цп и оп
- •3) Система команд.
- •4) Программы и микропрограммное управления.
- •Тема 2.4 Устройство управления (уу)
- •2) Структурная схема уу
- •3) Способы адресации.
- •1. Прямая адресация.
- •4. Укороченная адресация.
- •4) Принцип организации системы прерываний
- •2. Характеристики системы прерываний
- •6) Маска прерываний
- •5) Прямой доступ к памяти
- •6) Интерфейс системной шины
- •Тема 2.5 Системная память
- •1) Иерархическая организация памяти в эвм.
- •2) Оперативная память
- •5) Основная память
- •6) Виртуальная память
- •1 Основные понятия
- •2 Виртуальная память при страничной организации.
- •3 Виртуальная память при сегментно-страничной организации.
- •7) Постоянная память для хранения bios
- •8) Защита памяти
- •Раздел 3 современные микро эвм
- •Тема 3.1 Технология сверхбыстрых ис и их влияние на архитектуру эвм
- •1) Архитектура эвм Фон-Неймана.
- •2 Раздельное кэширование кода и данных.
- •3 Введение блока предсказания перехода
- •2) Мп и микро эвм
- •3) Структура микро эвм
- •4) Особенности реализации оп в современных микро эвм
- •5) Периферийная организация эвм.
- •6) Мультипроцессорные системы
- •7) Системные ресурсы компьютера
- •Тема 3.2 Многопроцессорные и многомашинные вычислительные системы.
- •1) Общие сведения
- •2) Классификация вс
- •Тема 3.3 Архитектура памяти
- •1) Проблемы короткого машинного слова и архитектурные методы решения этих проблем.
- •2) Архитектура памяти (См. Раздел 2)
- •3) Форматы команд (См. Раздел 3)
- •Тема 3.4 Организация ввода/вывода и системы прерываний
- •1) Пространство ввода/вывода
- •2) Программное управление вводом/выводом
- •3) Ввод/вывод по прерываниям
- •4) Организация пдп
- •Раздел 4. Базовая архитектура 32 разрядных мп на примере i486
- •Тема 4.1 Регистровая структура мп
- •1) Пользовательские регистры мп (16 штук)
- •2) Сегментные регистры
- •3) Указатель команды eip/ip
- •4) Регистр флагов
- •Системные регистры мп i486 (15 штук)
- •1 Регистры pm
- •2 Регистры управления cr0 - cr3
- •3 Регистры отладки dr0 – dr7 – (Debug Registers)
- •4 Регистры проверки tr3-tr5, tr6, tr7.
- •Тема 4.2 Кодирование режимов адресации
- •1) 16 Битная адресация
- •2) 32 Битная адресация – применяется в защищённом режиме
- •Тема 4.3 Управление памятью
- •1 Сегментная организация памяти.
- •1) Общие понятия о сегментации.
- •2) Формат дескриптора сегмента
- •3) Права доступа сегмента ar
- •4) Дескрипторные таблицы
- •5) Селекторы сегментов
- •6) Образование линейного адреса
- •7) Локальная дескрипторная таблица (ldt)
- •8) Особенности сегментации
- •2) Страничная организация памяти
- •1 Структура страниц (лист 7)
- •2 Страничное преобразование адреса.
- •3 Формат элемента таблицы страниц pte
- •Тема 4.4 Защита по привилегиям
- •1) Уровни привилегий
- •2) Определение уровней привилегий
- •3) Привилегированные команды
- •4) Защита доступа к данным
5) Селекторы сегментов
-
15 3 2 1 0
Index (13 бит)
TI
RPL
Рисунок 47 – Селекторы сегментов
Селекторы сегментов косвенно через таблицу дескрипторов определяют сегменты памяти. RPL – 2 бита, запрашиваемый уровень привилегий. Это поле не участвует в выборе конкретного дескриптора, а привлекается для контроля привилегий в механизме защиты.
TI – индикатор таблицы. Показывает, из какой дескрипторной таблицы выбирается дескриптор. При TI = 0 – из GDT, TI=1 – из LDT.
Поле Index определяет нужный дескриптор в таблице дескрипторов.
6) Образование линейного адреса
Рисунок 48 – Формирование линейного адреса
Для образования линейного адреса нужно к сформированному эффективному адресу прибавить базовый адрес сегмента, взятый из дескриптора. В нашем случае бит TI равен 0, поэтому дескриптор берём из таблицы GDT, а по значению Index селектора выбираем из GDT нужный дескриптор. При каждом обращении к сегменту требуется считывать дескриптор из памяти. В том числе при выборке каждой команды. Производительность МП резко падает. Поэтому применяется кэширование дескриптора, то есть с каждым сегментным регистром МП ассоциируется «теневой» регистр в кэш L1, называемый кэш регистром (программно не доступны). Когда программа загружает селектор в сегментный регистр, МП автоматически кэширует нужный дескриптор в соответствующий теневой регистр. Теперь дескриптор находится внутри МП и для получения линейного адреса нужно сформировать эффективный адрес, а базовый адрес сегмента взять из теневого регистра и просуммировать с эффективным.
15 0 63 0
-
Сегментный регистр
(15-0)
Теневой регистр (63-0)
CS, SS, DS, ES, FS, GS
База
Права доступа
Предел
Рисунок 49 – Образование линейного адреса
Задачи
1) Определить базовый адрес и предел дескрипторных таблиц GDT и IDT, если содержимое регистров GDTR=003BC01403FF, IDTR=000F548B00FF
GDTR
Base: 003BC014
Предел: 03FF
03FF = 0000 0011 1111 1111
1Кб – размер GDT - (2 10)
IDTR
Base: 000F548B
Предел: 00FF
00FF = 0000 0000 1111 1111
256б – размер IDT- (2 8)
2) Составить дескриптор кода на выполнение с базовым адресом 00F3AC36h, размер 1 сегмента 4 Мб со страничной гранулярностью (G=1), DPL=2, и P=1 (физическая ОП). 4Мб, 210 = 03FF.
-
База (31-24)
00
G=1
D=1
X=0
U=0
Предел (19-16)
00
P=1
DPL=10
S=1
Type=100
A=1
База (16-23)
F3
Базовый адрес (15-0) AC36
Предел (15-0) 03FF
0000 0000 1100 0000 0000 1101 1001 1111 0011 1010 1100 0011 0110 0000 0011 1111 1111
Рисунок 50 – Решение задачи
3) Составить селектор сегмента кода, выбирающий 5 дескриптор в таблице GDT на втором уровне привилегий
15 3 2 1 0
-
Index (13 бит) (15-3)
0 0000 0000 0101
TI(2)
0
RPL(1-0)
10
Рисунок 51 - Задача
4) Рассказать о состоянии вычислительной системы на базе МП i486, если в управляющий регистр CR0 загружены следующие данные:
100 xxxxxxxxxx 1x1 xxxxxxxxxx 11 1111