- •1 Введение
- •2 Основная часть
- •Раздел 1 архитектура и принципы построения эвм
- •Тема 1.1 Основные характеристики эвм
- •Тема 1.2 Общие принципы построения микро эвм
- •1) Протоколы обмена информации
- •2) Протоколы арбитража
- •3) Параллельная и последовательная передачи
- •4) Временная синхронизация процессов в микро эвм.
- •5) Режимы работы микро эвм
- •6) Формирование системной шины микро эвм.
- •Тема 1.3 Классификация средств вт
- •4 Микро эвм (пэвм).
- •Раздел 2. Функциональная и структурная организация эвм
- •Тема 2.1 Внутренняя структура эвм
- •1) Структурная схема эвм. Назначение базовых узлов и их функции.
- •Тема 2.2 Арифметическое логическое устройство (алу)
- •1) Формы представления информации в эвм
- •2) Представление алфавитно-цифровой информации и десятичных чисел
- •1 Классификация алу
- •2 Структура алу
- •Тема 2.3 Центральный процессор (цп)
- •2) Организация работы цп и оп
- •3) Система команд.
- •4) Программы и микропрограммное управления.
- •Тема 2.4 Устройство управления (уу)
- •2) Структурная схема уу
- •3) Способы адресации.
- •1. Прямая адресация.
- •4. Укороченная адресация.
- •4) Принцип организации системы прерываний
- •2. Характеристики системы прерываний
- •6) Маска прерываний
- •5) Прямой доступ к памяти
- •6) Интерфейс системной шины
- •Тема 2.5 Системная память
- •1) Иерархическая организация памяти в эвм.
- •2) Оперативная память
- •5) Основная память
- •6) Виртуальная память
- •1 Основные понятия
- •2 Виртуальная память при страничной организации.
- •3 Виртуальная память при сегментно-страничной организации.
- •7) Постоянная память для хранения bios
- •8) Защита памяти
- •Раздел 3 современные микро эвм
- •Тема 3.1 Технология сверхбыстрых ис и их влияние на архитектуру эвм
- •1) Архитектура эвм Фон-Неймана.
- •2 Раздельное кэширование кода и данных.
- •3 Введение блока предсказания перехода
- •2) Мп и микро эвм
- •3) Структура микро эвм
- •4) Особенности реализации оп в современных микро эвм
- •5) Периферийная организация эвм.
- •6) Мультипроцессорные системы
- •7) Системные ресурсы компьютера
- •Тема 3.2 Многопроцессорные и многомашинные вычислительные системы.
- •1) Общие сведения
- •2) Классификация вс
- •Тема 3.3 Архитектура памяти
- •1) Проблемы короткого машинного слова и архитектурные методы решения этих проблем.
- •2) Архитектура памяти (См. Раздел 2)
- •3) Форматы команд (См. Раздел 3)
- •Тема 3.4 Организация ввода/вывода и системы прерываний
- •1) Пространство ввода/вывода
- •2) Программное управление вводом/выводом
- •3) Ввод/вывод по прерываниям
- •4) Организация пдп
- •Раздел 4. Базовая архитектура 32 разрядных мп на примере i486
- •Тема 4.1 Регистровая структура мп
- •1) Пользовательские регистры мп (16 штук)
- •2) Сегментные регистры
- •3) Указатель команды eip/ip
- •4) Регистр флагов
- •Системные регистры мп i486 (15 штук)
- •1 Регистры pm
- •2 Регистры управления cr0 - cr3
- •3 Регистры отладки dr0 – dr7 – (Debug Registers)
- •4 Регистры проверки tr3-tr5, tr6, tr7.
- •Тема 4.2 Кодирование режимов адресации
- •1) 16 Битная адресация
- •2) 32 Битная адресация – применяется в защищённом режиме
- •Тема 4.3 Управление памятью
- •1 Сегментная организация памяти.
- •1) Общие понятия о сегментации.
- •2) Формат дескриптора сегмента
- •3) Права доступа сегмента ar
- •4) Дескрипторные таблицы
- •5) Селекторы сегментов
- •6) Образование линейного адреса
- •7) Локальная дескрипторная таблица (ldt)
- •8) Особенности сегментации
- •2) Страничная организация памяти
- •1 Структура страниц (лист 7)
- •2 Страничное преобразование адреса.
- •3 Формат элемента таблицы страниц pte
- •Тема 4.4 Защита по привилегиям
- •1) Уровни привилегий
- •2) Определение уровней привилегий
- •3) Привилегированные команды
- •4) Защита доступа к данным
Системные регистры мп i486 (15 штук)
Это часть архитектуры МП, и с помощью этих регистров происходит переключение между различными режимами МП.
1 Регистры pm
а) Регистр глобальной дескрипторной таблицы GDTR и регистр дескрипторной таблицы прерываний IDTR
Рисунок 33 – Rg GDTR и Rg IDTR
Оба регистра 48 разрядные и определяют дескрипторные таблицы в памяти: GDT - глобальная дескрипторная таблица, содержит дескрипторы всех имеющихся сегментов ОП. IDT – дескрипторная таблица прерываний, содержит дескрипторы прерываний по аналогии с векторами прерываний RM. Максимальный размер обеих таблиц 216=64К, а базовый начальный адрес, содержащий 32 бита говорит о том, что таблицы GDT и IDT можно размещать в любом линейном адресном пространстве в 4 Гб.
б) Регистр локальной дескрипторной таблицы LDTR и регистр задач TR
Рисунок 34 - Rg LDTR
LDT является частной собственностью текущей задачи, то есть содержит дескрипторы сегментов этой текущей задачи. Селектор, загружаемый в регистр LDTR, выбирает из GDT специальный дескриптор, описывающий таблицу LDT.
Регистр TR определяет текущий сегмент состояния задачи TSS – Task State Segment, предназначенный для сохранения контекста (состояния) задачи при переключении МП с одной задачи на другую.
Селектор, загружаемый в регистр TR, выбирает из таблицы GDT спе-
цииальный дескриптор, описывающий сегмент TSS.
2 Регистры управления cr0 - cr3
Рисунок 35 - Регистры управления CR0 - CR3
Доступны только программам с наивысшем уровнем привилегий.
а) CR0
MSW – Machine Status Word
CR0 содержит системные флаги управления, относящиеся ко всей системе в целом, а не к выполнению одной команды.
Младшие 16 бит – MSW.
NE – Number error – численная ошибка. NE = 1 разрешает стандартный механизм сообщения об ошибках.
ET – Extended type – тип расширения. ET=1 показывает команды математического сопроцессора.
TS – задача переключена. Устанавливается в 1 при каждом переключении задач.
EM – эмуляция – работает в паре с TS. При переключении задач TS=1, EM=0. Если же TS=1 и EM = 1, то численная операция вызывают недоступность сопроцессора.
MP – присутствие сопроцессора. Начиная с i486DX сопроцессор встроен, поэтому MP равен 1 всегда.
PE! – protect enable – разрешение защиты. PE равный единицы устанавливает защищённый режим на уровне сегментов.
Остальные флаги
PG! – страничное преобразование. =1 разрешает деление сегментов на страницы.
CD – Cash disable – запрещение кэш L1.
NW – несквозная запись в кэш L2. NW = 0 разрешает сквозную запись, 1 – запрещает, что может привести к переполнению кэш L2 и пустой L1.
AM – маска выравнивания. AM=1 разрешает контроль выравнивания по двоичной маске.
WP! – Write Protect. Защита записи. WP = 1 защищает от записи страницу уровня пользователя от обращения супервизора. WP функционирует только при разрешённом страничном преобразовании, то есть CR0[31] = 1 – PG.
б) CR2 – регистр линейного адреса страничного нарушения. МП загружает в этот регистр последний 32-х разрядный линейный адрес, который вызвал страничное нарушение. Это особый случай №14.
PS: Все стандартные виды ошибок, называемые особыми случаями, пронумерованы и занесены ROM BIOS. Программы-обработчики этих особых случаев тоже находятся в ROM BIOS. Обработчик этого особого случая привлекает содержимое регистра CR2 для выяснения причин особого случая.
в) CR3
Функционирует при PG = 1 и называется базовым регистром каталога страниц PDBR, который содержит 20 разрядный физический адрес каталога страниц. Каталог страниц – это таблица страниц первого уровня, которую формирует ОС при делении на страницы. Младшие 12 бит регистра CR3 практически 0, то есть каталог страниц выровнен на границу страниц в 4К. В этом поле задействованы 2 бита: PCD – Page Cash Disable (l1) – запрещение кэширования страниц. PWT – Page write – несквозная запись в кэш l2.
PS: В МП Pentium введён регистр CR4, связанный с конкретной моделью каждого пентиума.