- •1 Введение
- •2 Основная часть
- •Раздел 1 архитектура и принципы построения эвм
- •Тема 1.1 Основные характеристики эвм
- •Тема 1.2 Общие принципы построения микро эвм
- •1) Протоколы обмена информации
- •2) Протоколы арбитража
- •3) Параллельная и последовательная передачи
- •4) Временная синхронизация процессов в микро эвм.
- •5) Режимы работы микро эвм
- •6) Формирование системной шины микро эвм.
- •Тема 1.3 Классификация средств вт
- •4 Микро эвм (пэвм).
- •Раздел 2. Функциональная и структурная организация эвм
- •Тема 2.1 Внутренняя структура эвм
- •1) Структурная схема эвм. Назначение базовых узлов и их функции.
- •Тема 2.2 Арифметическое логическое устройство (алу)
- •1) Формы представления информации в эвм
- •2) Представление алфавитно-цифровой информации и десятичных чисел
- •1 Классификация алу
- •2 Структура алу
- •Тема 2.3 Центральный процессор (цп)
- •2) Организация работы цп и оп
- •3) Система команд.
- •4) Программы и микропрограммное управления.
- •Тема 2.4 Устройство управления (уу)
- •2) Структурная схема уу
- •3) Способы адресации.
- •1. Прямая адресация.
- •4. Укороченная адресация.
- •4) Принцип организации системы прерываний
- •2. Характеристики системы прерываний
- •6) Маска прерываний
- •5) Прямой доступ к памяти
- •6) Интерфейс системной шины
- •Тема 2.5 Системная память
- •1) Иерархическая организация памяти в эвм.
- •2) Оперативная память
- •5) Основная память
- •6) Виртуальная память
- •1 Основные понятия
- •2 Виртуальная память при страничной организации.
- •3 Виртуальная память при сегментно-страничной организации.
- •7) Постоянная память для хранения bios
- •8) Защита памяти
- •Раздел 3 современные микро эвм
- •Тема 3.1 Технология сверхбыстрых ис и их влияние на архитектуру эвм
- •1) Архитектура эвм Фон-Неймана.
- •2 Раздельное кэширование кода и данных.
- •3 Введение блока предсказания перехода
- •2) Мп и микро эвм
- •3) Структура микро эвм
- •4) Особенности реализации оп в современных микро эвм
- •5) Периферийная организация эвм.
- •6) Мультипроцессорные системы
- •7) Системные ресурсы компьютера
- •Тема 3.2 Многопроцессорные и многомашинные вычислительные системы.
- •1) Общие сведения
- •2) Классификация вс
- •Тема 3.3 Архитектура памяти
- •1) Проблемы короткого машинного слова и архитектурные методы решения этих проблем.
- •2) Архитектура памяти (См. Раздел 2)
- •3) Форматы команд (См. Раздел 3)
- •Тема 3.4 Организация ввода/вывода и системы прерываний
- •1) Пространство ввода/вывода
- •2) Программное управление вводом/выводом
- •3) Ввод/вывод по прерываниям
- •4) Организация пдп
- •Раздел 4. Базовая архитектура 32 разрядных мп на примере i486
- •Тема 4.1 Регистровая структура мп
- •1) Пользовательские регистры мп (16 штук)
- •2) Сегментные регистры
- •3) Указатель команды eip/ip
- •4) Регистр флагов
- •Системные регистры мп i486 (15 штук)
- •1 Регистры pm
- •2 Регистры управления cr0 - cr3
- •3 Регистры отладки dr0 – dr7 – (Debug Registers)
- •4 Регистры проверки tr3-tr5, tr6, tr7.
- •Тема 4.2 Кодирование режимов адресации
- •1) 16 Битная адресация
- •2) 32 Битная адресация – применяется в защищённом режиме
- •Тема 4.3 Управление памятью
- •1 Сегментная организация памяти.
- •1) Общие понятия о сегментации.
- •2) Формат дескриптора сегмента
- •3) Права доступа сегмента ar
- •4) Дескрипторные таблицы
- •5) Селекторы сегментов
- •6) Образование линейного адреса
- •7) Локальная дескрипторная таблица (ldt)
- •8) Особенности сегментации
- •2) Страничная организация памяти
- •1 Структура страниц (лист 7)
- •2 Страничное преобразование адреса.
- •3 Формат элемента таблицы страниц pte
- •Тема 4.4 Защита по привилегиям
- •1) Уровни привилегий
- •2) Определение уровней привилегий
- •3) Привилегированные команды
- •4) Защита доступа к данным
4) Временная синхронизация процессов в микро эвм.
Любое преобразование информации и её обмен с внешними устройствам должны быть строго синхронизированы импульсами внешнего ГТИ, опорная частота которого f=14,31818 МГц. ГТИ с помощью микросхемы таймер вырабатывает сигналы системной синхронизации CLK, которые стабилизированы благодаря кварцу. Важная задача синхронизации связана с состоянием ожидания wait, необходимому МП для работы с более медленным устройством (с ОП или ПФУ). Отсутствие сигнала готовности Ready от ПФУ или ОП задаёт состояние МП Wait. Этот сигнал передаётся на вход МП от логики ожидания wait logic.
Ещё одна задача синхронизации связана с начальной установкой всех узлов микро ЭВМ по входу Reset, который выполняется одновременно для всех узлов. Импульс начальной установки имеет несколько тактов CLK. Сигнал Reset переводит микро ЭВМ в строго определённое состояние
(не обязательно нулевое) а по его снятию начинается выполнение программы с заранее известного адреса.
5) Режимы работы микро эвм
- Основной режим выполнения программ. МП работает в соответствии с программой, записанной в ОП, выполняя арифметические, логические операции, пересылки команды условных, безусловных переходов и так далее. Все функциональные узлы микро ЭВМ являются пассивными и общаются с МП только по его инициативе.
- Режим обмена по прерыванию. Большую часть времени ПК выполняет основную программу, но при готовности ПФУ к обмену оно выставляет сигнал запроса на прерывание irq к контроллеру прерываний, а он если прерывание разрешено (IF=1) выставляет сигнал int к МП, порядок выполнения прерывания см. МП.
- Режим ПДП используется при обмене данными между высокоскоростными устройствами и ОП без участия МП. Запрос на ПДП поступает от ПФУ к контроллеру ПДП (drq). КПДП отсылает сигнал HOLD и МП сигналом HLDA отключается от шин.
- Режим ожидания. Связан с наличием функциональных блоков, быстродействие которых меньше, чем у МП или с отсутствием сигнала их готовности Ready. Режим инициируется сигналом wait на вход МП. При этом МП приостанавливает выполнение всех операций, а на всех его линиях поддерживается состояние которое было до состояния wait. По снятию wait МП продолжает выполнение операций с обычным быстродействием.
- Пошаговые режимы выполнения команд. Применяются при отладке программ и поиске неисправностей
6) Формирование системной шины микро эвм.
а) ША – это однонаправленная шина, которую формирует МП или КПДП. В старых ПК ША была совмещена с шиной данных и называлась мультиплексированная. В современных ПК ША и ШД раздельные но в любом случае адрес, выставленный на шину адреса должен быть сохранён в течении всего цикла шины (чтение, запись памяти, чт, зп портов ввода/вывода, подтверждение прерывания, останов). Для этого используется формирователь ША, построенный на защёлках адреса:
Рисунок 2 – Защелка адреса
ALS573 восьмибитная защёлка, которая начинает функционировать по сигналу STB = 1 от МП, то есть на вход D0-D7 поступает байт адреса. На выходы Q0-Q7 поступает сигнал, если /OE=0.
Отключение МП от шины адреса в режиме ПДП происходит при подачи на вход /OE сигнала HLDA =1, причём STB=0, при этом МП переходит в состояние высокого импеданса. Примечание: Системная шина тристабильна, то есть может иметь 1 или 0 или ВИС. В рабочем состоянии шина имеет 1 или 0.
Формирователь ША имеет также функцию усиления сигналов
б) ШД – это двунаправленная шина обмена информацией между МП и блоками микро ЭВМ. Информация – это данные, команды, слово состояния МП (PSW) и так далее. Для передачи информации в обоих направлениях используется двунаправленный формирователь шины, построенный на приёмопередатчиках.
Рисунок 3 – Защелка данных
ALS245 8-ми битный приёмопередатчик. Направление передачи данных зависит от сигнала DIR. При 1 данные передаются от А к В, то есть от МП. При 0 от В к А, то есть к МП. И в обоих случаях /OE=0.
Отключение МП от ШД производится высоким уровнем сигнала HLDA на вход /OE.
Приёмопередатчики выполняют роль усилителей входных сигналов.
Системная шина (ША, ШД, ШУ) поддерживает уровни ТТЛ сигналов: “1”>=2,4; “0”<=0,4
Формирователи шин ША и ШД это отдельные микросхемы на MB (материнской плате) старых ПК. На современной MB они интегрированы в чипсет MB.
в) ШУ используется для указания типа цикла шины, то есть с каким устройством МП будет взаимодействовать (память или порты ввода/ вывода)
Сигналы ШУ наименее стандартизованы, поэтому обозначаются по-разному. ШУ может формировать МП, если работает в минимальном режиме, то есть всем управляет сам. В современных ПК ШУ формирует контроллер шины по значению сигналов состояния МП S0-S2.
Таблица 1 – Сигналы управления
Сигналы
управления, формируемые
МП
Bas
controller
Mem
R
Mem
W
IO
R
IO
W
INTA
HLDA HLT
MRDC
MWTC
IORC
IOWC
INTA
HLDA HLT