3 Регистры отладки dr0 – dr7 – (Debug Registers)

31 0
Регистр управления отладкой	DR7
Регистр состояния отладки	DR6
Резерв	DR5
Резерв	DR4
Линейный адрес контрольной точки 3	DR3
Линейный адрес контрольной точки 2	DR2
Линейный адрес контрольной точки 1	DR1
Линейный адрес контрольной точки 0	DR0

Рисунок 36 - Регистры отладки DR0 – DR7 – (Debug Registers)

DR0-DR3 формируют контрольные точки, где сравниваются формируемые текущей программой адреса. При неравенстве формируется сигнал особого случая (номер 1 или 3).

DR6 – это регистр состояния отладки. Микропроцессор считывает определённые биты этого регистра и определяет, что вызвало особый случай.

DR7 – регистр управления отладкой. В него загружаются условия регистрации контрольной точки, адрес которой находится в DR0-DR3.

4 Регистры проверки tr3-tr5, tr6, tr7.

Для проверки кэш-буфера TLB (L1)	TR7
	TR6
Для проверки кэш-памяти (L1)	TR3
	TR4
	TR3

Рисунок 37 - Регистры проверки TR3-TR5, TR6, TR7.

TR3-TR5 контролируют работу внутренней кэш L1.

TR6, TR7 контролирует работу ассоциативной кэш памяти, называемой ассоциативным буфером преобразования TLB – Translation Lookaside Buffer,

который входит в состав страничного преобразования адресов из виртуального в физический.

TR6 – регистр команды. Инициирует прямую запись в TLB.

TR7 – регистр контроля данных. Контролирует поиск и считывание данных в TLB.

PS: В МП Pentium введена группа регистров специального назначения MSR – Model Specific Register, назначение и возможности которых привязаны к архитектуре конкретного МП Pentium. Для доступа к ним введены специальные команды.

Тема 4.2 Кодирование режимов адресации

1) 16 Битная адресация

Рисунок 38 - 16 битная адресация

Применяется в RM и VM. Отличие лишь в том, что в V режиме допускается страничное преобразование адреса.

Адрес вычисляется в 2 этапа. Первый этап – вычисление эффективного адреса как суммы трёх компонент: базы, индекса и смещения в команде.

Второй этап – вычисление линейного адреса. Полученный 16 разрядный эффективный адрес (а это смещение от базы сегмента) суммируется с базой сегмента, которая равна содержимого сегментного регистра, умноженному на 16, то есть к содержимому сегментного регистра добавляются 4 младших нуля. В результате получается 20 разрядный линейный адрес.

В RM линейный адрес выдаётся на ША как физический 32 битный адрес.

В PM когда разрешено страничное преобразование адреса, 20 битный линейный адрес преобразуется в 32 битный физический с помощью таблиц страниц.

Задача: сформировать физический адрес слова в памяти, если содержимое регистров BX=34F0h, IP=001Bh, CS=02C2h и МП работает в RM.

Формируем эффективный адрес:

BX= IP=	0011 0100 1111 0000 0000 0000 0001 1011
	0011 0101 0000 1011
0000	0010 1100 0010 0000
0000	0110 0001 0010 1011
0	6 1 2 B h

Рисунок 39 – Формирование эффективного адреса

Добавить 4 нуля в младшие разряды регистра CS.

Полученный линейный выставляем на ША как физический