3.3 Розробка ца

Необхідно розробити ініціальний синхронний ЦА (пристрій керування), на основі жорсткої логіки, призначений послідовно формувати чотири дев’ятирозрядні вихідні сигнали (y₀ – y₈). Вхідними сигналами ЦА є сигнали, які формуються на виходах дешифратору станів (елементи DC1 – DC4), при обробці сигналів стійких станів Q₀ – Q₃ (відповідно z₀ – z₃, у табл. 3.1, 3.2). Таким чином, схема КС 1 на рис. 3.1 є схемою дешифратору станів і вхідною логікою керування запам’ятовувальними комірками.

У якості запам’ятовувального пристрою КС1 використовується чотирьохрозрядний паралельний регістр, який побудовано на JK-тригерах. Використання таких тригерів обумовлено наявністю в них досить розвинутої схеми формування вхідних сигналів, що спрощує побудування логічної схеми КС 1.

Після формування чотирьох вихідних сигналів ЦА повинний повертатися у нульовий стан. При цьому слід ураховувати, що формування першого стану (першої мікрокоманди пристрою керування) і скидання ЦА здійснюється асинхронно.

Для формування тактових імпульсів у схемі необхідно передбачити схему формування цих імпульсів і схему керування їх надходженням на входи синхронізації запам’ятовувального пристрою.

Алгоритм роботи цього ЦА наведено у табл. 3.1 – 3.3 і на рис. 3.2 – 3.3.

Приклад побудови такого ЦА подано рис. 3.8

Розробка принципової схеми такого ЦА передбачає правильне з’єднання елементів для подання сигналів станів по ланцюгам зворотного зв’язку і синтез схеми КС 2.

Таким чином, таблиця переходів (табл. 3.1) може бути використана для розробки ланцюгів зворотного зв’язку у вигляді табл. 3.5.

Розробка схеми з використанням цієї таблиці відображена на рис. 3.8. На вхід ЦА у деякий момент часу надходить сигнал у вигляді логічної 1, котрий необхідно записати у регістр як сигнал першого стану. Це легко зробити, подавши цей сигнал на асинхронні входи тригерів TT₀ і TT₂. Так як активним рівнем сигналу для асинхронних входів є рівень логічного 0, то вхідний сигнал необхідно проінвертувати, для чого використовується інвертор. Запис цього сигналу переведе регістр у стійкий стан – 5, після дешифрування якого буде сформовано сигнал на виході дешифратора DC1. Цей сигнал надійде на вхід S₄ тригера T₄ і переведе його у одиничний стан, що дозволить імпульсам тактової частоти надходити на синхровходи С регістру станів. Крім того, цей сигнал надійде на вхід J₁ і підготує його до переключення у одиничний стан при надходженні тактового імпульсу. Сигнали стану по шині надходять на входи КС 2, яка сформує на своїх виходах сигнали відповідно табл. 3.2. Слід зазначити, що на вхід J₁ сигнал керування повинен надходити двічі (згідно з табл. 3.2, стани 5 і 9), тому для організації підведення двох сигналів використовується логічний елемент АБО.

Зміна стану ЦА відбувається при надходженні на синхровходи С негативного перепаду імпульсу тактової синхронізації, відповідно сигналів, які діють на синхронних керуючих входах J i K тригерів регістру стану.

При дешифруванні сигналу 4 стану на виході DC4 формується сигнал, який надходить на вхід R тригера T₄ і переводить його у нульовий стан. Це забороняє надходження сигналів тактової синхронізації на входи регістру станів. Сигнал з виходу DC4 також надходить на вхід інвертора, з виходу якого – на входи асинхронного скидання усіх тригерів регістру станів. При цьому, ЦА встановлюється у нульовий стан, який буде утримуватись до надходження наступного вхідного імпульсу. Тривалість ЦА у 11 стані визначається швидкістю формування сигналу скидання і надходження його на відповідні входи R₀, R₁, R₂, R₃.

Рисунок 3.8 – Схема цифрового автомату

Таблиця 3.5 – Таблиця переходів ЦА

Стани ЦА, Q	Побітне значення алфавіту станів ЦА				Перехід	Адреса подавання сигналів зворотного зв’язку
	Q3	Q2	Q1	Q0
Нульовий	0	0	0	0	0 → 5	Вх → S0, S2
5	0	1	0	1	5 → 7	DC1 → J1, S4
7	0	1	1	1	7 → 9	DC2 → K1, K2
9	1	0	0	1	9 → 11	DC3 → J1
11	1	0	1	1	11 → 0	DC4 → R0, R1, R2, R3, R4

Часові діаграми, що описують роботу ЦА для одного робочого циклу наведено на рис. 3.9.

Рисунок 3.9 – Часові діаграми для опису роботи ЦА

Табл. 3.2 визначає значення всіх сигналів y₀ – y₈ для кожного з станів у табличному вигляді. Виконаємо синтез логічної схеми відповідно до цієї таблиці. При аналізі значення окремих стовпчиків y₀ – y₈ бачимо, що значення стовпчика y₁ дорівнює значенню Q₀, значення стовпчиків y₂, y₄, y₇ співпадають, також співпадають значення стовпчиків y₀ і y₆. Таким чином, необхідно зробити синтез 5 різних логічних схем.

Усі функції є частково визначеними, тому що до інших комбінацій, які не приведено у таблиці, значення функцій y є індиферентними.

Нанесемо функцію, яка відповідає y₂, y₄, y₇ на діаграму Вейча (рис 3.10 а) і виконаємо її мінімізацію. Розміщення координат на діаграмі Вейча вибираємо таким, як на рис. 3.5. З урахуванням невизначених станів можливо об’єднати сусідні групи клітинок, які складають верхній і нижній рядки діаграми. Тоді значення логічної функцій y₂, y₄, y₇ дорівнює Q₃

y₂, = y₄ = y₇ = Q₃

Рисунок 3.10 – Діаграми Вейча для мінімізації логічних функцій, які описують роботу пристроя КС 2

На рис. 3.10 б показана діаграма Вейча для мінімізації логічної функції y₀, y₆ . Видно, що значення цієї функції у МДНФ становить

Аналогічно виконуємо мінімізацію інших функцій. На рис 3.10 в показана діаграма Вейча для логічної функції y₃, на рис. 3.10 г – для функції y₅ і на рис.3.10 д – для функції y₈ . Ці функції у МДНФ матимуть значення:

По отриманим значенням будуємо схему пристрою КС 2. Схема зображена на рис. 3.11. Нумерація проводів у шині зберігається такою як і на рис. 3.8.

Рисунок 3.11 – Схема пристрою КС 2 цифрового автомату

Контрольні запитання:

1 Побудувати схему з’єднання 4-х розрядного регістру станів (ЗП) з входами дешифратору станів ініціального частково визначеного ЦА, який працює за алгоритмом, що наведено у таблиці переходів

Стани ЦА, Q	Побітне значення алфавіту станів ЦА				Перехід
	Q3	Q2	Q1	Q0
Нульовий	0	0	0	0	0 → 3
3	0	0	1	1	3 → 8
8	1	0	0	0	8 → 5
5	0	1	0	1	5 → 12
12	1	1	0	0	12 → 0

2 Побудувати схему пристрою КС2 відповідно наступної таблиці виходів

Стани ЦА, Z	Побітне значення алфавіту станів ЦА				Вихід-ний алфавіт	Побітне значення алфавіту вихідних сигналів
	Q3	Q2	Q1	Q0		y8	y7	y6	y5	y4	y3	y2	y1	y0
Z0	0	0	0	0	Y0	0	0	0	0	0	0	0	0	0
Z1	0	0	1	1	Y1	0	1	1	1	0	0	0	1	1
Z2	1	0	0	0	Y2	0	0	1	1	0	1	0	0	1
Z3	0	1	0	1	Y3	1	1	0	0	1	0	1	1	0
Z4	1	1	0	0	Y4	1	1	1	0	0	0	1	0	1